西北工业大学西工大集成电路cad实验报告.docx

集成电路 cad 西工大

实验一：二输入与非门的版图设计、验证以及后仿真 1）使用Cadence Schematic画二输入与门电路图，(W/L)P=4um/0.6um， (W/L)N=2um/0.6um； 2）使用Cadence Virtuoso Layout XL设计版图：(W/L)P=4um/0.6um，(W/L)N=2um/0.6um； 3）使用Calibre工具进行DRC、LVS验证；实验二：电阻的版图设计 1）请自行选择使用库中的电阻，设计如下8K、4K、2K和1K电阻串联的版图； 2）完成DRC和LVS； 3）注意这组电阻之间的匹配以及dummy电阻的添加。

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