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多周期CPU(verilog实现/含实验文档)

多周期CPU(verilog实现/含实验文档) 开发平台为ISE，实验文档中包含状态机示意图和线路连接图

2021-05-22 10:32:08 401KB VERILOG CPU

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verilog实现的基于流水线的128位加法器

用verilog实现的基于流水线的128位加法器。

2021-05-21 10:28:37 3KB verilog 流水线 加法器

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Verilog实现一个秒表

用Verilog实现一个秒表，有详细注释，不懂之处可问我。原创。主要功能说明如下 //第一下key，开始计时 S2 = 3'd2, //第二下key，记录ftime，继续计时 S3 = 3'd3, //第三下key，记录stime，停止计时 S4 = 3'd4, //第四下key，显示第一名时间 S5 = 3'd5; //清0，ftime，stime归零

2021-05-20 21:02:58 2.97MB verilog 跑马灯

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verilog实现时钟数码管显示

verilog实现时钟数码管显示仿真下载均可以直接实现

2021-05-19 22:38:26 4KB verilog 数码管 时钟

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利用verilog实现四位共阴数管动静态扫描显示0123

2021-05-19 21:13:08 299KB verilog 数码管

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verilog实现计数器设计

verilog实现计数器设计，包括同步异步加减法计数器的详细代码

2021-05-19 16:34:53 207KB 计数器 verilog

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SHA256算法的verilog 实现

SHA256算法的verilog实现 IPCore 自动生成的FIFO和ROM没有上传都是使用高端block memory 同时这里的rd_wr_dram模块是我实验室自己开发板子上的读写存控逻辑

2021-05-18 21:38:35 6KB SHA256 verilog Xilinx

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8051 verilog实现

8051 verilogHDL，已经通过综合，实现面积小

2021-05-18 16:15:24 51KB 8051 verilogHDL

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Verilog实现电子密码锁设计

设计一个电子密码锁，实现设置修改密码和开锁的功能 ① 可设置并保存四位密码数字，并在数码管中显示1111； ② 先按开锁键，之后开始输入密码，并显示；若三次输入错误，则锁定，需要按解锁键，并输入解锁密码（固定为0）后再次尝试； ③ 密码输入错误和密码输入正确均有相应的提醒信息（如LED亮或蜂鸣器发声等）； ④ 可删除输入的数字，删除的是最后输入的数字。

2021-05-17 22:22:56 1.45MB verilog EDA 数字逻辑 密码锁

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verilog实现32位无符号乘法器和带符号乘法器

包含MULT、MULTU的v文件以及对应的testbank文件，代码带注释。

2021-05-14 09:03:50 3KB 32位乘法器 verilog 无符号乘法器 带符号乘法器

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