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Verilog实现一个秒表
Verilog实现一个秒表
上传者:
44833256
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上传时间: 2021-05-20 21:02:58
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文件大小: 2.97MB
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文件类型: ZIP
verilog
跑马灯
用Verilog实现一个秒表,有详细注释,不懂之处可问我。原创。 主要功能说明如下 //第一下key,开始计时 S2 = 3'd2, //第二下key,记录ftime,继续计时 S3 = 3'd3, //第三下key,记录stime,停止计时 S4 = 3'd4, //第四下key,显示第一名时间 S5 = 3'd5; //清0,ftime,stime归零
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