搜索【Verilog_HDL】的结果

54-Vivado PCIE样例设计.7z

Vivado PCIE样例设计,Vivado仿真工程

2021-04-01 09:06:45 1.67MB Vivado仿真工程 PCIE样例 FPGA VerilogHDL

55-FPGA跨时钟域格雷码设计.7z

FPGA跨时钟域格雷码设计,Vivado仿真工程

2021-04-01 09:06:45 110KB Vivado仿真工程 跨时钟域格雷码 FPGA VerilogHDL

56-Vivado二进制与格雷码互转设计.7z

Vivado二进制与格雷码互转设计,Vivado仿真工程

2021-04-01 09:06:44 103KB Vivado仿真工程 二进制与格雷码互转 FPGA VerilogHDL

57-Vivado任意人数表决器设计.7z

Vivado任意人数表决器设计,Vivado仿真工程.

2021-04-01 09:06:43 66KB Vivado仿真工程 任意人数表决器 FPGA VerilogHDL

58-Vivado二进制与BCD码互转设计.7z

Vivado二进制与BCD码互转设计,Vivado仿真工程.

2021-04-01 09:06:43 103KB Vivado仿真工程 FPGA 二进制与BCD码互转 VerilogHDL

59-Vivado奇偶校验器设计.7z

Vivado奇偶校验器设计,Vivado仿真工程

2021-04-01 09:06:42 100KB Vivado仿真工程 FPGA VerilogHDL 奇偶校验器

60-Vivado CRC校验设计.7z

Vivado CRC校验设计,Vivado仿真工程 .

2021-04-01 09:06:42 3.28MB Vivado仿真工程 CRC校验 FPGA VerilogHDL

EPM240 CPLD开发板Verilog HDL设计实验例程15例Quartus 13.1工程+设计说明文档.zip

EPM240 CPLD开发板Verilog HDL设计实验例程15例Quartus 13.1工程+设计说明文档，例程如下： ex10_iic ex11_sram ex12_kz ex13_maxiiclk ex14_maxiiufm ex15_sim ex1_clkdiv ex2_key ex3_johnson ex4_seg7 ex5_mux ex6_module ex7_vga ex8_232 ex9_ps2

2021-03-31 16:08:05 7.64MB EPM240CPLD开发板 VerilogHDL设计实验例 Quartus13.1工程 数码管VGAVERILOG

FTT傅里叶变换VerilogHDL源代码

2021-03-24 15:28:10 604KB FTT 傅里叶变换 Verilog HDL

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Verilog HDL实现单精度浮点乘法器

舍入过程中可以使用直接choping和就近舍入，考虑可就近舍入过程中引起尾码加一导致阶码增加的情况。已通过Quartus_ii\Modelsim的联合仿真。

2021-03-24 14:18:36 7.18MB VerilogHDL 浮点乘法器 Modelsim Quartus_ii

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