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64-Vivado DDS IP核混频设计.7z

Vivado DDS IP核混频设计,Vivado仿真工程

2021-04-02 09:10:47 5.31MB FPGA VerilogHDL Vivado 混频设计

65-rgmii发送接口设计.7z

rgmii发送接口设计,Vivado仿真工程

2021-04-02 09:10:47 133KB Vivado VerilogHDL FPGA rgmii发送

66-rgmii接收接口设计.7z

rgmii接收接口设计,Vivado仿真工程

2021-04-02 09:10:46 125KB Vivado VerilogHDL FPGA rgmii接收

67-spi发送接口设计.7z

spi发送接口设计,Vivado仿真工程

2021-04-02 09:10:46 98KB Vivado VerilogHDL FPGA spi发送

68-spi接收接口设计.7z

spi接收接口设计,Vivado仿真工程

2021-04-02 09:10:45 95KB Vivado VerilogHDL FPGA spi接收接口

69-uart发送接口设计.7z

uart发送接口设计,Vivado仿真工程

2021-04-02 09:10:44 98KB Vivado VerilogHDL FPGA uart发送

70-uart接收接口设计.7z

uart接收接口设计,Vivado仿真工程

2021-04-02 09:10:43 98KB Vivado VerilogHDL FPGA uart接收

51-Vivado PCIE IP核定制.7z

Vivado PCIE IP核定制,Vivado仿真工程.

2021-04-01 09:06:47 217KB FPGA VerilogHDL Vivado PCIEIP

52-Vivado AXI4-Lite 总线设计.7z

Vivado AXI4-Lite 总线设计,Vivado仿真工程

2021-04-01 09:06:47 76KB Vivado仿真工程 FPGA VerilogHDL AXI4-Lite总线

53-Vivado AXI4-stream 总线设计.7z

Vivado AXI4-stream 总线设计,Vivado仿真工程.

2021-04-01 09:06:46 69KB Vivado仿真工程 AXI4-stream总线 FPGA VerilogHDL