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AXI master接口读取PS DDR

文件为PL侧读写PS交互的工程代码，外部为读写FIFO接口，可通过设置读取地址，长度等信息搬运PS侧数据至PL FIFO，方便后续数据处理操作，转stream协议格式等

2021-07-25 16:45:01 11KB AXIFULL PSDDR FPGA PS/PL

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封装好的DDR SDRAM读写控制模块，可以直接用的！改为了同步方式，使用简单！基于MIG但是进行了完整封装！本项目采用Verilog编写，本压缩包不仅包括模块的源代码，还附有“使用说明”、“管脚约束文件”、“宏定义文件”，可移植性好，开箱即用。网上关于Xilinx MIG这个控制DDR读写的IP核有不少帖子，但很多实际下板都不好用，本代码经过实际下板验证正常运行。

2021-07-23 18:45:00 393KB FPGA DDR SDRAM Verilog

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Rockchip_Support_List_DDR_Ver2.43.pdf

花钱买的最新的rockchip ddr 型号选择列表

2021-07-23 18:03:06 573KB rockchip

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RK DDR Support List Ver2.31.pdf

2021-07-23 09:05:43 220KB Rockchip

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dwc_ddr_umctl2_databook.pdf

DesignWare Cores Enhanced Universal DDR Memory Controller (uMCTL2)

2021-07-21 19:16:16 5.72MB ddr

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汇川DDR伺服驱动系统用户手册.pdf

汇川DDR伺服驱动系统用户手册

2021-07-21 17:31:16 6.56MB 汇川 DDR伺服 驱动系统 用户手册

JESD79_4 DDR4 Spec.pdf

DDR and JESD79_4 design and reference spec using DDR 。

2021-07-21 12:18:22 3.85MB DDR

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DFI ddr phy interface 3.1

DFI_DDR_PHY_Interface_Specification_v3_1 dfi ddr phy的标准 v3.1最新版本

2021-07-20 22:46:33 961KB dfi

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DDR开发指南.pdf

介绍RockChip 平台DDR开发。涉及1、如何配置DDR对的dts；2、系统启动后如何给DDR定频。包含3.10和4.4内核。

2021-07-20 18:01:19 464KB ddr定频 3399ddr rkddr rockchipddr

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FPGA基础入门－DDR2读写工程文件

与教程--FPGA基础入门【9】开发板外部存储器DDR2访问--相应的源代码。根目录包含： 1. 相关文档，nexys4ddr_rm.pdf是开发板文档；1Gb_DDR2是DDR2芯片文档；ug586_7Series_MIS.pdf是与Xilinx MIG IP相关的文档 2. src/包含所有源代码 3. sim/包含所有仿真所需文件（库文件过大需要自己从Vivado编译） 4. ddr2/包含Vivado 工程文件

2021-07-20 09:58:23 16.7MB FPGA FPGA基础 FPGA入门 DDR

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