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zynq pl通过dma对
psddr
写入数据 +完整工程压缩包
zynq pl通过dma对
psddr
写入数据 +完整工程压缩包211222_0900dma_loop_gai.rar
2022-01-03 17:02:26
205.56MB
FPGA
zynq
dma
ddr
1
AXI master接口读取PS DDR
文件为PL侧读写PS交互的工程代码,外部为读写FIFO接口,可通过设置读取地址,长度等信息搬运PS侧数据至PL FIFO,方便后续数据处理操作,转stream协议格式等
2021-07-25 16:45:01
11KB
AXIFULL
PSDDR
FPGA
PS/PL
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