北邮电子院大三上学期的数电综合实验，利用Quartus/VHDL状态机编程实现郁金香培养（浇水、施肥、灭虫等），使用了btn、4x4键盘、点阵显示屏、数码管、蜂鸣器等，实现了郁金香的播种、萌芽、现蕾、含苞、初放、盛开、失败等。播种成功会播放小星星。基本要求全部实现，提高要求1实现。 报告内包含实验要求、设计思路、模块框图、源代码截图、仿真结果、资源利用情况等。（可以预览查看实验任务要求） Quartus项目源压缩文件见https://download.csdn.net/download/qq_43729828/20926318，可直接编译运行

北邮电子院大三上学期的数电综合实验，利用Quartus/VHDL状态机编程实现郁金香培养（浇水、施肥、灭虫等），使用了btn、4x4键盘、点阵显示屏、数码管、蜂鸣器等，实现了郁金香的播种、萌芽、现蕾、含苞、初放、盛开、失败等。播种成功会播放小星星。基本要求全部实现，提高要求1实现。 下载后解压，在Quartus内直接打开项目文件即可编译运行，配置管脚后可直接烧录程序。（代码内含详细中文注释） 实验报告见https://download.csdn.net/download/qq_43729828/20926234，报告内包含实验要求、设计思路、模块框图、源代码截图、仿真结果、资源利用情况等。（可以预览查看实验任务要求）

基于CPLD的三相多波形函数发生器资料制作及测试过绝对可用全套设计及说明材料

适合Xilinx fpga 设计开发人员

产品名称：CY7C68013A CPLD数据采集板 产品编号：CPLD_CY7C68013A 板载资源： （包含以下且不限于此） 1、CPLD芯片——EPM1270T144 2、24Mhz 无源晶振 3、USB2.0 芯片CY7C68013A-56PVXC 4、IS61LV25616-10TI存储512K字节 5、50Mhz 有源晶振供给CPLD时钟输入 6、EEPROM 24LC641 7、USB2.0 接口 8、5V 电源接口 9、JTAG编程接口 10、外部IO接口

Quartus 完整的工程，verilog HDL语言编写，主要用于单片机直接读取4片BCD拔码开关，通过16位并行总线输出

通过FPGA控制sram的读写，经过实际在电路板上验证测试，在开发产品中使用验证过。 通过S0 = 0, S1 = 1, S2 = 2, S3 = 3, S11 = 4, S12 = 5, S13 = 6, S21 = 7, S22 = 8，8个状态机控制读写，实现了MCU发地址和长度，即可实现读sram，在空闲期间不断把AD数据写入到sram。

工程实现：在LCD液晶显示屏上显示数字时钟，自动按秒计时，可由用户通过按键控制时钟暂停，并设置时、分的值。 程序使用Verilog HDL语言，编译、仿真、下载工具使用Quartus II。 经测试，工程可成功下载到开发板上并运行。相关博文见主页。

工程实现：PC机与开发板互传单字节数据（8位二进制数/2位十六进制数）；PC通过串口助手发送数据，开发板接收到后显示在LCD上；用户通过拨动开发板上的8个开关来设置发送数据，设置完后按下按键发送，数据显示在LCD上，PC接收到后在串口助手中显示。 程序使用Verilog HDL语言，编译、仿真、下载工具使用Quartus II。 经测试，工程可成功下载到开发板上并运行。相关博文见主页。

FPGA经典资料，适用于初期学习与实战，是一份不可多得的资料