sramCtlII.v

fpga/cpld verilog sram

通过FPGA控制sram的读写，经过实际在电路板上验证测试，在开发产品中使用验证过。通过S0 = 0, S1 = 1, S2 = 2, S3 = 3, S11 = 4, S12 = 5, S13 = 6, S21 = 7, S22 = 8，8个状态机控制读写，实现了MCU发地址和长度，即可实现读sram，在空闲期间不断把AD数据写入到sram。

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