FPGA设计方面的典型实例，欢迎各位网友参考使用，谢谢！

educoder华中科技大学 MIPS CPU设计(HUST) 每一关都复制这个代码即可

简单CPU设计，实现简单MIPS指令，用Verilog语言进行实现，工程已通过编译，功能实现较好。

华中科技大学计算机组成原理实验，单总线CPU设计(现代时序)(HUST)，logisim，educoder，educoder可以过关 ，有问题私聊

cpu设计实验

已经完成调试，在Quartus13.1上综合和仿真无误，波形正确。改了点复位和时钟gen的时钟触发沿。

riscv32位整数计算流水线CPU，实现设计图

educoder平台谭志虎《计算机组织与结构》控制器设计4-1MIPS CPU设计(HUST) 利用运算器实验，存储系统实验中构建的运算器、寄存器文件、存储系统等部件以及 Logisim 中其它功能部件，构建一个3232位 MIPS CPU 单周期处理器。数据通路 要求支持88条 MIPS 核心指令，最终设计实现的 MIPS 处理器能运行实验包中的冒泡排序测试程序 sort.asm，该程序自动在数据存储器00~1515号字单元中写入1616个数据，然后利用冒泡排序将数据升序排序，要求统计指令条数与 MARS 中的指令统计数目进行对比。

单周期MIPS CPU设计 微程序地址转移逻辑设计 MIPS微程序CPU设计 硬布线控制器状态机设计 多周期MIPS硬布线控制器CPU设计（排序程序）

基于Verilog的 RISC CPU设计 全部可综合 仅供参考