自动产生testbench文件,能够读取目标文件,并产生相应的testbench文件,并生成fsdb波形。需要使用者具有perl环境,使用方法为,如:perl gen_tb uart,注意这里不是uart.v 必须是uart,否则产生出来的是空文件。
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链接:https://blog.csdn.net/lihuanyu520/article/details/1271080 本实验旨在教授卷积运算单元的设计和搭建,涉及到 FPGA 编程、Verilog HDL 编程等技术。本实验要求学生具备数字电路设计和 Verilog HDL 编程的基础知识,并且熟悉 Vivado 开发环境和 ZYBO 开发板。 该实验使用场景主要包括图像处理、信号处理、神经网络加速器等领域。通过本实验,学生们可以深入了解 FPGA 的原理和应用技巧,掌握卷积运算单元的设计方法和实现方式,并在 ZYBO 开发板上实际搭建一个简单的卷积运算单元。此外,在实验中,学生还将学习到如何使用 Vivado 开发环境进行 FPGA 设计和验证,并且能够在实验过程中进行调试和优化。 对于电子工程、计算机科学等专业的高年级本科生或研究生而言,参加本实验不仅可以提高他们的综合应用能力和创新思维水平,而且还能够帮助他们更好地理解数字电路设计和 FPGA 编程的相关知识,并加深对神经网络加速器等领域的理解。此外,本实验也适合那些对图像处理、信号处理等领域感兴趣的人进行学习和探索。
2023-04-09 15:46:21 89.63MB fpga开发 编程语言 软件/插件
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用verilog语言实现一个简单的spi时序逻辑,代码风格简洁规范。
2023-04-09 12:31:04 6KB spi verilog
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吐血推荐学verilog的好代码示例,偏信号视频处理等领域 verilog , 视频处理 scaler_proc.rar 32.87 KB, 下载次数: 58 , 下载积分: 资产 -2 信元, 下载支出 2 信元 vbi_proc.rar 8.85 KB, 下载次数: 33 , 下载积分: 资产 -2 信元, 下载支出 2 信元 vds.rar 23.12 KB, 下载次数: 40 , 下载积分: 资产 -2 信元, 下载支出 2 信元 vds_proc.zip 26.13 KB, 下载次数: 42 , 下载积分: 资产 -2 信元, 下载支出 2 信元 yuv2rgb.rar 2.07 KB, 下载次数: 32 , 下载积分: 资产 -2 信元, 下载支出 2 信元
2023-04-08 21:53:44 93KB verilog 代码示例 信号视频处理
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Project4 VerilogHDL完成单周期处理器开发 北航实验 vivado环境开发 亲测能用 带详细的注释、mips指令集、mars汇编器。
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设计一个数字系统,使其:( 设计一个数字系统,使其:(1 )按1Hz 的频率从0 开始加 开始加1 计数,当计到99时,再来一个时钟信号则产 时,再来一个时钟信号则产 生 进位 信号,并清零,然后又从 清零,然后又从0 开始加1 计数 ; ; ( (2) )具有异步清零功能;( 具有异步清零功能;(3)两位计数结果用两 )两位计数结果用两 个 数码管显示,进位信号用一个 显示,进位信号用一个LED 显示。  实验板采用 实验板采用Altera 公司的EP1C20开发板 开发板 ,系统时钟 为 为50MHz , FPGA 器件为EP1C20F400C7
2023-04-08 12:05:53 2.45MB Verilog HDL
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基于quartusii和modelsim的verilog入门案例源码 基础实验_01_多路复用器 :4通道8位带三态输出 基础实验_02_多路解复用器 :4通道8位带三态输出 基础实验_03_编码器 :8位输入3位输出编码器 基础实验_04_优先编码器 :8位输入3位输出高位优先 基础实验_05_译码器 :3位输入8位输出译码器 基础实验_06_优先译码器 :优先译码器 ..........................................................................
2023-04-07 10:08:51 20.68MB fpga开发 quartusii modelsim verilog入门
Verilog HDL (Hardware Description Language) 是一种硬件描述语言,可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。次例程是基于verilog HDL 的8051 IP核开发,很好的学习资料。
2023-04-06 15:59:19 298KB verilog 8051 mcu 单片机
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Verilog HDL程序设计实例详解书籍的配套光盘
2023-04-06 10:56:41 13.48MB Verilog 程序设计
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60进制VERILOG代码,*********************
2023-04-05 19:39:20 568B 60,24进制代码
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