自己编写的adc7822源代码 包括testbench测试程序

verilog实现中值滤波算法及仿真，可以产生仿真波形，在quartusII下创建，该中值滤波模块可以移植到视频监控系统上，该顶层模块接口可以直接连接传感器OV系列。

数字设计中经常设计到跨时钟域同步的问题，其中最为广泛采用的方法就是异步fifo实现多数据同步，文档里提供了一种实现方法。

设计一个能进行异步全双工串行通信的模块，该模块以固定的串行数据传送格式收发数据。 基本设计要求： （1） 每帧数据供 10 位，其中 1 位启动位，8 位数据位，1 位停止位 （2） 波特率为：9600 或 115200 （3） 收/发时钟频率与波特率之比为 16 （4） 实现与 PC 机的通信，PC 机端采用串口调试助手 提高设计要求： （1） 模块发送的数据由 PC 端的串口调试助手接收，要求能发送数字和中文（一首古诗，在 FPGA 内采 用 ROM 的方式存储中文内码），并能进行切换； （2） 模块接收 PC 端串口调试助手发送的 16 进制数据，可按 10 进制方式显示到 LED 上。

Verilog实现串口通讯（UART），现了发送和接收回环，同时可以通过串口数据控制LED灯的亮灭。

基于FPGA的2048点FFT的verilog实现的源代码。 (FPGA-based 2048-point FFT verilog the source code.)

通过verilog语言编写程序，实现可变频率的任意波形的发生器的源代码，并用modelsim软件进行仿真测试，从而加深学生对硬件语言的掌握与综合运用，使学生将课堂所学的知识和实践有机结合起来，初步掌握计算机应用系统设计的步骤和接口设计的方法，提高分析和解决实际问题的能力。

riscv-cpu-verilog-code：大二上学期MS108大作业，verilog实现五级流水cpu

verilog实现通过四个按钮控制四个数码管，实现个位，十位，百位，千位的累加

简易地铁自动售票系统 设计制作-一个简易地铁自动售宗系统。基本要求: 、用SW7作为售票机开关，打开开关SW7 后售票机进行自检: 8*8点阵和数码管 DISP7 DISP0全亮0.5S熄灭0.5S重复次，进入待机状态; 2、地铁票价5站(含)内3元: 6~10站(含)4元; 11~15站(含)5元; 16~20站 (含) 6元;21站(含)以上部分，每增加1元可乘坐10站: 3、通过按键BTNO输入购票张数，按一下加1,一次最多购买9张，加到9后返回1, 并用数码管DISP0显示当前购票张数; 4、通过按键BTN2、BTNI 输入乘坐站数，2个按键分别对应乘坐站数的1位和个位， 按一下加1，加到9后返回0,并用数码管DISP3和DISP2显示乘坐站数; 5、用按健BTN5、BTN4、 BTN3 表示投入10元、5元和1元三种钱币，每个按健按一 次表示该千种的钱币张数加1,并用数码管DISIP7、 IDISP6 和DISI5显示当前投入的总钱数: 6、以上输入完成后，按BTN6表示碗定购票，根据输入情况出票.找零或者提示错误， 同时在点阵上显示出票、取找零或输入错误等提示图形:7、-.次购票成功后系统能够恰当地转入卜一次购票等待状态;8、系统能够复位。提高要求: 1、点阵上的各种提示信息用动画表示: 2、不同的提示配合不同的音效; 3、自拟其他功能。