可以做为你的设计参考 module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata); input rstb,clk,mlb,start; input [7:0] tdat; //transmit data input [1:0] cdiv; //clock divider input din; output reg ss; output reg sck; output reg dout;

数字逻辑基础与Verilog设计

基于verilog 语言的数字电子钟设计，数码管实时显示时、分、秒的数字时钟（24小时显示模式）；可以调节小时，分钟；能够进行24小时和12小时的显示切换；可以设置任意时刻闹钟，并且有开关闹钟功能；有整点报时功能，几点钟LED灯闪亮几下。

Verilog语言参考手册包括中文PDF版本和英文CHM帮助文档版本，很好的参考资料

farrow滤波器的verilog语言设计实现，大家可以参考一下

基于verilog的几十个实例，适合初学者入门，同时也可以做为开发者使用相关模块或语法时查找的资料。

有计时，跑表，闹钟，调整时间四大功能，功能完善，消逗也不错，

序列检测器语言，verilog 数字逻辑方面的

工程中包含有源代码、约束。运行平台时vivado2014。 基于verilog语言和vivado实现的ad9613数字采集工程。

该代码是简易的自动售货机，具有出货和找零功能，使用quartusⅡ运行。保证运行成功。还包 含一份实验报告！