spi 通信的master部分使用的verilog语言实现.zip
可以做为你的设计参考
module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata);
input rstb,clk,mlb,start;
input [7:0] tdat; //transmit data
input [1:0] cdiv; //clock divider
input din;
output reg ss;
output reg sck;
output reg dout;
文件下载
资源详情
[{"title":"（ 1 个子文件 1KB ） spi 通信的master部分使用的verilog语言实现.zip","children":[{"title":"spi_master.v <span style='color:#111;'> 2.41KB </span>","children":null,"spread":false}],"spread":true}]
评论信息
其他资源
- jdk-7u131-windows-x64.exe
- 百度地图纠偏数据（gps专用）
- 毕业设计 甜橙在线音乐MP3网
- Devexpress 15.2.4 +破解工具
- chirplet变换matlab工具箱大全
- 16位实验CPU设计实例介绍
- 中南大学微机原理汽车灯信号控制系统
- MFC中MSChart控件的安装包与实例
- ASIFT算法实现
- ASP.NET+C#+SQL校园新闻发布系统
- 词法分析器的实现（java）
- matlab利用小波变换进行数字图像水印添加与提取
- 最好用的图片尺寸标注软件
- Java EE实用教程 郑阿奇 第3版 课本源代码
- 氟化镁楔形微腔色散调控及孤子产生数值分析
- youlai-mall-admin-master.zip
- S3C2410A_核心板.zip
- 可以控制加减的十二进制计数器
- 条码128A 128B 128C
- Java读取qqwry数据库完整源代码
- Visifire破解版
- 高通QMI架构
- 汇编课程设计 时钟程序
- asp 专用upload组件 上传大文件
免责申明
【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论 【只为小站】 经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明