搜索【verilog语言】的结果

基于Verilog语言的TCP代理程序

基于Verilog语言编写的TCP代理程序，部署在FPGA上加速TCP代理功能

2021-03-18 09:20:54 57.72MB TCP代理 Verilog 网络功能加速

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基于Verilog语言的FPGA交通灯设计.zip

FPGA交通灯课程设计，基于Verilog程序语言。包含课程任务书、源代码程序、对应PPT、实验结果的视频讲解。可查看相应的文章详解：https://zhiqianghe.blog.csdn.net/article/details/107022548。

2021-03-16 22:01:51 52.81MB FPGA Ve'ri'log 交通灯

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2-Verilog语言快速入门.pptx

verilog语言

2021-03-15 14:05:31 498KB verilog语言

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基于FPGA的Verilog语言的计时器和倒计时的系统设计

功能描述： 1.计时器：24小时计时器由2个60进制加计数器和I个24进制加计数器构成，输入CLK为1Hz(秒)的时钟，经过60进制加计数后产生1分钟的进位时钟信号，再经过60进制加计数后产生I小时的进位时钟信号送给24进制加计数器进行加计数，当加计数到达23: 59; 59后，再来一个秒脉冲，产生时的进位输出。将两个60进制加计数器和-一个24进制加计数器的输出送数码管显示，得到计时器的显示结果。其中，秒脉冲由EDA实调仪上的20MHz晶振分频得到。 2.倒计时：24小时倒计时器由2个60进制减计数器和1个24进制减计数器构成输入CLK为1Hz(秒)的时钟，经过60进制减计数后产生I分钟的借位时钟信号，再经过60进制减计数后产生I小时的借位时钟信号送给24进制减计数器进行减计数,当减计数到达00: 00: 00后，产生时的借位输出，同时24小时倒计时器停止倒计时，并发出提醒信号。将两个60进制减计数器和一个24进制减计数器的输出送数码管显示，得到倒计时的显示结果.其中，秒脉冲由EDA实训仪上的20MHz晶振分顿得到。 3.附加100天倒计时：参考倒计时代码即可实现。

2021-03-08 12:15:13 1.05MB FPGA Verilog 附加功能

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Verilog HDL 语言基础语法概要汇总.pdf

学习fpga时整理的对比c语言的语法概要。

2021-03-06 09:03:30 135KB Verilog 语言

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基于FPGA的verilog语言的洗衣机控制程序

洗衣机控制器的要求 1）设计一个电子定时器，定时时间为99秒，控制洗衣机作如下运转：启动→正转 20 秒→暂停 10 秒→反转 20 秒→暂停 10 秒→定时时间未到回到“正转 20 秒→暂停 10 秒→……”，定时到则停止； 2）若定时到，则停机发出LED全亮作为指示信号； 3）用数码管显示洗涤的剩余时间（秒数），按倒计时方式对洗涤过程作计时显示，直到时间到，停机；洗涤过程由按下按键开始；用LED0、LED3、LED6分别表示“正转”、“暂停”、“反转”三个状态，按复位键返回初始状态。 FPGA芯片为XILINX的XC7A100T，软件版本vivado2018.2，程序已经写好绑上自己的管脚就能用，里面有debug和testbench调试程序。

2021-03-05 18:07:38 22.48MB vivado fpga verilog 洗衣机控制程序

基于FPGA的verilog语言的四位全加器

可以实现两个四位数相加的电路

2021-03-02 09:05:19 133KB fpga verilog quartus

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基于fpga的verilog语言的83编码器

83编码器逻辑电路程序

2021-03-02 09:05:19 3KB fpga verilog quartus

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基于FPGA的verilog语言的数码管显示计数程序

数码管秒计数电路

2021-03-02 09:05:18 3.21MB verilog fpga quartus

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基于FPGA的verilog语言的按键消抖

按键消抖电路的程序，可以实现按键消抖功能

2021-03-01 22:05:51 2.96MB verilog fpga quartus

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