伯克利乱序执行RISC-V处理器（The Berkeley Out-of-Order RISC-V Processor）。 riscv-boom 是用Chisel硬件构造语言编写的RV64G RISC-V超标量Berkeley乱序机（BOOM）的源存储库。 BOOM是一个可合成的核心，目标ASIC过程。 它可以在FPGA（zc706上为50 MHz）上运行，但是将其优化为FPGA软核是一个非目标。 RISC-V BOOM(45nm)与ARM Cortex A9(40nm)在台积电(TSMC)的40/45纳米工艺下对比胜于A9。 与其它工业产品对比优势依然。 芯片面积对比

在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案，测量结果都十分密切相关

这是一个基于 Microchip PIC16C57 功能实现的 RISC CPU 设计。指令系统采用了精简指令集架构，指令集数量为 33 个，总线结构采用了数据总线（8 位）和指令总线（12 位）独立分开的哈佛架构。通过搭建仿真平台和编写测试程序，验证了本设计能够正确地执行一系列的测试任务。

这是一本开源指令集的指南，详细介绍了RISC-V相关指令

RISC-V 中文资料，原版的资料中有一些错误， 这里对错误做了一些更改

risc-v指令集详解

Computer Architecture A Quantitative Approach 第三版、第五版、第六版，文字清晰版

risc cpu的 verilog代码，对研究cpu结构的，学习verilog硬件描述语言的童鞋或许会有帮助 http://www.99pan.com/Invite?uid=171324

RISC-V 32i CPU和汇编器 这是HKUST ELEC-5140高级计算机体系结构的课程项目材料之一，鼓励学生增强结构模型并改善其性能。 该项目正在运行，由维护。 任何讨论或建议，将不胜感激！ 项目树 RV32i目录包含一个用verilog编写的RISC-V CPU的Vivado项目，该项目实现了5级单问题处理器，支持31条基本指令。 RISC-V_Assembler目录包含一个汇编程序，用于将RISC-V指令汇编转换为十六进制格式，可以在Vivado仿真过程中通过$readmemh轻松将其直接直接加载到指令存储器中。 测试目录包含以RV32i程序集编写的基准。 Vec_Mul是一个基本的编码示例。 组装手册 该汇编器支持什么： R型： add s1, t1, t2 # s1 = t1 + t2 I型： slti s1, t1, 3 # if t1 < 3: s1 = 1

RISC-V指令集手册第二卷:特权体系结构