#Flappy Bird FPGA ＃＃客观的 我们的目标是重新制作 Flappy Bird 游戏，重点是复制游戏玩法的物理组件。 该设计是通过 Verilog 代码实现的，可以合成并下载到 Nexys3 Spartan 6 FPGA 板上。 游戏使用 Nexys 板的 VGA 输出显示并通过按钮输入进行控制。 ##Design 我们的 Verilog 版本 Flappy Bird 由四个核心模块组成，这些模块为游戏的功能提供动力。 每个模块都接收相同的 Start、Stop 和 Ack 信号，在玩家开始、输掉和重新开始游戏时同步它们的功能。 X_RAM_NOREAD 模块包含一个小型状态机，用于管理五个管道障碍物的 x 坐标输出。 该模块包含两个数组，每个数组有五个 10 位数字； 一个数组保存管道左边缘的 10 位 x 坐标，另一个保存右边缘坐标。 当机器重置为初始状态时，数组被

近似1D-DCT体系结构 介绍： 这是1-D 8点DCT架构的Verilog实现。 它实现了一个近似设计，整个计算仅使用12个加法器，而没有乘法器。 流水线由8个加法器块组成，它们计算流水线中连续操作数的不同位位置。 由于产生纹波进位而引起的延迟被用于执行其他独立任务，以提高性能。 要求： Xilinx Vivado设计套件（Vivado 2019.1）用于HDL合成和分析。 安装指南在。 在Vivado Simulator上可以看到仿真波形，用户需要将输入文本文件提供给测试台。 定制输入： Testbench输入生成： 输入序列作为文本文件提供。 运行python脚本gen_in.py生成输入的.txt文件。 该模块将一个csv文件作为输入，其元素是元素的8位2的补码二进制表示形式（每行8个）。 在examples文件夹中签出给定的输入文件，以获取更多说明。 注意：此特定模式指导将

verilog实现sin计算 具体解释参考http://blog.csdn.net/yunge812/article/details/79456267

算术逻辑单元（Arithmetic&logical Unit）是中央处理器(CPU)的执行单元，是所有中央处理器的核心组成部分，由"And Gate"（与门） 和"Or Gate"（或门）构成的算术逻辑单元，主要功能是进行二位元的算术运算，如加减乘(不包括整数除法)。基本上，在所有现代CPU体系结构中，二进制都以补码的形式来表示。

由于在网上和书上看到的流水线结构全是基于阻塞赋值的，结果输出是正确的（大部分时间），但是存在亚稳态的情况，

经过验证，目前此网上比较少，给初学者参考。有很好的实际意义

这是辛辛苦苦在网上和论坛找的关于VGA方面的资料，包括了这个讨论的大部分关于VGA的资料；语言方面有用VHDL的，也有用Verilog的；如果觉得不错就顶下吧

用vivado编写的数字钟实验代码文件，功能包括时钟，闹钟，正计时，倒计时等功能，亲测可以在basys3板子上跑起来，代码上有错误不可避免，希望这些代码能够在大家完成数字钟实验的时候帮助到大家，起到一个参考的作用

sort 排序 verilog 实现 理论上 可以用实现任意数量的排序 ，只要资源允许 比 Radix-2的快一倍，节约一半的资源 核心为 order_1_4 order_1_3 祝好 --@--Young--@--

利用VIVADO编程软件，用VERILOG实现蓝牙控制IIC传输信号