Approximate-1D-DCT-architecture:这是用于1D 8点DCT计算的流水线体系结构的Verilog实现。 这是一个近似的体系结构,整个计算仅使用12个加法器,而没有乘法器-源码

上传者: 42122878 | 上传时间: 2021-12-15 15:45:55 | 文件大小: 445KB | 文件类型: -
近似1D-DCT体系结构 介绍: 这是1-D 8点DCT架构的Verilog实现。 它实现了一个近似设计,整个计算仅使用12个加法器,而没有乘法器。 流水线由8个加法器块组成,它们计算流水线中连续操作数的不同位位置。 由于产生纹波进位而引起的延迟被用于执行其他独立任务,以提高性能。 要求: Xilinx Vivado设计套件(Vivado 2019.1)用于HDL合成和分析。 安装指南在。 在Vivado Simulator上可以看到仿真波形,用户需要将输入文本文件提供给测试台。 定制输入: Testbench输入生成: 输入序列作为文本文件提供。 运行python脚本gen_in.py生成输入的.txt文件。 该模块将一个csv文件作为输入,其元素是元素的8位2的补码二进制表示形式(每行8个)。 在examples文件夹中签出给定的输入文件,以获取更多说明。 注意:此特定模式指导将

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