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xilinx中值滤波程序vhdl源码 median filter

FPGA应用。VHDL语言实现图像处理中的种植滤波

2021-05-31 12:57:20 525KB xilinx FPGA VHDL median filter

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PS/2键盘解码Verilog/VHDL程序

PS/2键盘解码实验程序： CPLD通过PS/2接收键盘的数据，然后把接收到的大写字母A-Z的键值转换成相应的ASCII码，再通过串口传送给PC机。只要字母按键被按下，就能够在串口调试助手里显示相应的字母。文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。

2021-05-21 08:17:00 382KB Verilog CPLD FPGA VHDL

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FPGA VHDL 数字时钟

FPGA VHDL 数字时钟 FPGA VHDL 数字时钟

2021-05-18 19:39:27 470KB FPGA VHDL 数字时钟

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PLJ频率计项目资源包.rar

FPGA设计：采用VHDL语言编写一个频率计，功能如下对信号源输入信号的频率进行正确测量并显示测量范围：0-9999Hz; 测量精度：1Hz; 测量误差：1Hz; 测量范围可以自行调节,本设计采用四位

2021-05-18 19:04:43 1.66MB FPGA vhdl 频率计

位同步提取程序（vhdl）

使用VHDL编写的基于CPLD的位同步提取程序（类似CDR)

2021-05-18 08:08:14 2KB CPLD/FPGA VHDL CDR DPLL

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vhdl的矩阵键盘

vhdl写的矩阵键盘，内置延时消抖和按键状态判断功能。当key_flag为高时表示按键按下，key_flag为低表示按键弹起。使用时请将row端口选择为pull_up模式。

2021-05-16 16:39:50 5KB fpga vhdl key

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TLC5510接口电路及程序设计

它在每一个CLK（时钟）周期都启动一次采样，完成一次采样；每次启动采样是在CLK的下降沿进行，不过采样转换结果的输出却在2.5CLK周期后，如果计算上输出延时td(D)，从采样到输出需经2.5*CLK+ td(D)。对于需要设计的采样控制器，可以认为，每加一个采样CLK周期，A/D就输出一个采样数据

2021-05-16 14:32:12 93KB ad fpga VHDL

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数字系统设计基于VHDL.pdf

基于VHDL组合逻辑电路设计/基于VHDL的多路选择器设计/基于VHDL时序逻辑电路设计/数码管扫描显示电路设计/8位加法器设计/正弦信号发生器设计/数字频率计的设计/ 秒表电路的设计

2021-05-15 22:55:52 420KB FPGA VHDL 数字系统设计 8位频率计

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用FPGA实现汉明译码器

用VHDL语言实现汉明编码，在FPGA平台上

2021-05-14 15:26:55 1.48MB FPGA，VHDL

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通用异步收发器设计

自己写的代码，已亲测，比较简单，适合初学者

2021-05-12 21:09:53 2.39MB FPGA Vhdl

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