此设计是基于FPGA的频率计设计。压缩包里有详细的项目和设计文档。硬件资料将在“我的资料”里上传。仅供大家下载参考学习。
2021-08-31 15:34:46
3.77MB
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本资料归于网络整理，仅供参考学习用。如有侵权，请联系删除！！
qq:1391074994
1. 资料都是有论文和程序的，程序大部分是quartus的工程，有几个是ise或者vivado的工程，代码文件就是里面的V文件。
2. 我收集的每个小项目都会开源出来，欢迎关注我的博客并下载学习。
3. 每个项目的实际的项目要求和实现的现象我就不挨个去描述了，太多了！！40多个小项目。（一个包里面只有一个小项目哈）
4. 有的项目可能会有多个程序，因为用的代码有点差异，比如密码锁，就会分显示的数码管的显示个数的不同以及用的是verilog个vhdl 的差别：
5. 报告的话博客专栏里面只是展示了一小部分。链接：https://blog.csdn.net/weixin_44830487/category_10987396.html?spm=1001.2014.3001.5482
2021-06-26 09:02:32
26.81MB
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本资料归于网络整理，仅供参考学习用。如有侵权，请联系删除！！
qq:1391074994
1. 资料都是有论文和程序的，程序大部分是quartus的工程，有几个是ise或者vivado的工程，代码文件就是里面的V文件。
2. 我收集的每个小项目都会开源出来，欢迎关注我的博客并下载学习。
3. 每个项目的实际的项目要求和实现的现象我就不挨个去描述了，太多了！！40多个小项目。（一个包里面只有一个小项目哈）
4. 有的项目可能会有多个程序，因为用的代码有点差异，比如密码锁，就会分显示的数码管的显示个数的不同以及用的是verilog个vhdl 的差别：
5. 报告的话博客专栏里面只是展示了一小部分。链接：https://blog.csdn.net/weixin_44830487/category_10987396.html?spm=1001.2014.3001.5482
2021-06-26 09:02:32
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基于FPGA数字频率计的设计与实现，有完整的仿真结果实验，板子介绍，功能介绍，功能实现等等。使用Verilog语言，对各项技术也有详细的介绍
2021-06-17 15:15:15
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自己敲代码时敲有注释！课设所做，VHDL语言。高低频段采用不同计算方法以保证测量速度，本人粗略测量5-几十兆Hz范围内均可得准确结果。不会VHDL的，转成verilog，不多说
2021-02-11 12:01:40
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