可以看我写的博客了解细节https://blog.csdn.net/weixin_43649647/article/details/109508175

基于FPGA的波形发生器，可以产生正弦波、方波、三角波和PWM波，并支持开关切换模式，以及按键调解频率、相位和占空比的功能。

用ip核实现fft verilog语言 quartus。

通过按键控制ADC采集数据，采集到的数据先缓存到FIFO中，然后在通过FIFO发送到pc端串口猎人显示，仿真通过matlab生成正弦数据TXT文件，模拟生成sin曲线，且内部有对一些较难程序的说明和自我理解

比视频教程还好的FPGA教材,我就是看这些资料一步一步学会FPGA的, 内容包含《Verilog语言入门》《Verilog HDL那些事儿--建模篇》《Verilog HDL那些事儿--时序篇》《NIOS II那些事儿》（如果一点FPGA基础都没有的，按上述顺序看就行）

FPGA设计读取SD卡中的图片并通过VGA屏显示输出的Verilog设计Quartus工程源码文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module top_sd_photo_vga( input sys_clk , //系统时钟 input sys_rst_n , //系统复位，低电平有效 //SD卡接口 input sd_miso , //SD卡SPI串行输入数据信号 output sd_clk , //SD卡SPI时钟信号 output sd_cs , //SD卡SPI片选信号 output sd_mosi , //SD卡SPI串行输出数据信号 //SDRAM接口 output sdram_clk , //SDRAM 时钟 output sdram_cke , //SDRAM 时钟有效 output sdram_cs_n , //SDRAM 片选 output sdram_ras_n , //SDRAM 行有效 output sdram_cas_n , //SDRAM 列有效 output sdram_we_n , //SDRAM 写有效 output [1:0] sdram_ba , //SDRAM Bank地址 output [1:0] sdram_dqm , //SDRAM 数据掩码 output [12:0] sdram_addr , //SDRAM 地址 inout [15:0] sdram_data , //SDRAM 数据 //VGA接口 output vga_hs , //行同步信号 output vga_vs , //场同步信号 output [15:0] vga_rgb //红绿蓝三原色输出 ); //parameter define parameter PHOTO_H_PIXEL = 24'd640 ; //设置SDRAM缓存大小 parameter PHOTO_V_PIXEL = 24'd480 ; //设置SDRAM缓存大小 //wire define wire clk_100m ; //100mhz时钟,SDRAM操作时钟 wire clk_100m_shift ; //100mhz时钟,SDRAM相位偏移时钟 wire clk_50m ; wire clk_50m_180deg ; wire clk_25m ; wire rst_n ; wire locked ; wire sys_init_done ; //系统初始化完成 wire sd_rd_start_en ; //开始写SD卡数据信号 wire [31:0] sd_rd_sec_addr ; //读数据扇区地址 wire sd_rd_busy ; //读忙信号 wire sd_rd_v

这些程序是在学习FPGA初期自己调过的程序，有很好的入门左右，下载看看很多有好处的

解决电脑与fpga相连时，通用串口无法识别的问题，下载本驱动，更新驱动。

用quartus13实现50Mhz分频计的设计，采用verilog HDL硬件描述语言，包活源代码及测试文件

lm75A温度数字转换器 FPGA读写实验Verilog逻辑源码Quartus工程文件+文档资料,FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。 module LM75_SEG_LED ( //input input sys_clk , input sys_rst_n , inout sda_port , //output output wire seg_c1 , output wire seg_c2 , output wire seg_c3 , output wire seg_c4 , output reg seg_a , output reg seg_b , output reg seg_c , output reg seg_e , output reg seg_d , output reg seg_f , output reg seg_g , output reg seg_h , output reg clk_sclk ); //parameter define parameter WIDTH = 8; parameter SIZE = 8; //reg define reg [WIDTH-1:0] counter ; reg [9:0] counter_div ; reg clk_50k ; reg clk_200k ; reg sda ; reg enable ; reg [WIDTH-1:0] data_out ; reg [31:0] counter_init ; reg [10:0] buff ; reg [7:0] lm75_temp ; reg [3:0] segled_counter ; reg [25:0] count ; reg [ 3:0] disp_data ; reg [7:0] dat ; reg disp_clk ; reg [25:0] clk_cnt ; reg [15:0] scan_cnt ; reg [ 3:0] segled_bit_sel ; reg [ 3:0] lm75_temp_dec_l ; reg [ 3:0] lm75_temp_dec_h ; reg segled_a ; reg segled_b ; reg