FPGA A7 + USB3.0 收发同步进行，带控制收发通道。代码精简，Vivado2019FPGA A7 + USB3.0 收发同步进行，带控制收发通道。代码精简，Vivado2019

1.领域：FPGA，verilog开发的OFDM调制解调系统,包括编译码,FFT,IFFT,CP.带testbench 2.内容：vivado2019.2平台使用verilog开发的OFDM调制解调系统,包括编译码,FFT,IFFT,CP等 3.用处：用于verilog开发的OFDM调制解调系统,包括编译码,FFT,IFFT,CP.带testbench 4.指向人群：本科，硕士，博士等教研使用 5.运行注意事项： 使用vivado2019.2或者更高版本测试，用软件打开FPGA工程，然后参考提供的操作录像视频跟着操作。 工程路径必须是英文，不能中文。

1.领域：FPGA，HDMI视频传输接口 2.内容：在vivado2019.2平台中通过Verilog实现HDMI视频传输接口+操作视频 3.用处：用于HDMI视频传输接口编程学习 4.指向人群：本科，硕士，博士等教研使用 5.运行注意事项： 使用vivado2019.2或者更高版本测试，用软件打开FPGA工程，然后参考提供的操作录像视频跟着操作。 工程路径必须是英文，不能中文。

vivado2019.2中通过verilog实现基于FPGA的低通滤波器,并提供testbench测试文件+含代码操作演示视频 运行注意事项：使用vivado2019.2或者更高版本测试，用软件打开FPGA工程，然后参考提供的操作录像视频跟着操作。工程路径必须是英文，不能中文。

1.领域：FPGA，CNN卷积神经网络 2.内容：题目，vivado2019.2平台中通过verilog实现CNN卷积神经网络包括卷积层,最大化池化层以及ReLU激活层+操作视频 3.用处：用于CNN卷积神经网络算法编程学习 4.指向人群：本科，硕士，博士等教研使用 5.运行注意事项： 使用vivado2019.2或者更高版本测试，用软件打开FPGA工程，然后参考提供的操作录像视频跟着操作。 工程路径必须是英文，不能中文。

纯verilog开发，可以移植到ISE或者Quartusii等平台。 1.领域：FPGA，LSTM深度学习网络 2.内容：基于verilog开发的LSTM深度学习网络设计,vivado2019.2平台开发+代码操作视频 3.用处：用于LSTM编程学习 4.指向人群：本科，硕士，博士等教研使用 5.运行注意事项： 使用vivado2019.2或者更高版本测试，用软件打开FPGA工程，然后参考提供的操作录像视频跟着操作。 工程路径必须是英文，不能中文。

在vivado2019.2平台中通过verilog实现图像的FPGA读写功能 +提供代码操作视频 运行注意事项： 使用vivado2019.2或者更高版本测试，然后参考提供的操作录像视频跟着操作。 工程路径必须是英文，不能中文。

纯verilog实现CNN卷积网络,包括卷积层，池化层，全连接FC层,vivado2019.2开发，含testbench

这篇教程会用到软件Vivado Webpack，系统环境是Windows 10，编程语言使用Verilog HDL，开发板使用NEXYS 4。 目前FPGA主要是三家公司，Xilinx、Altera和Lattice。我没有用过Lattice不知道怎样，但Xilinx和Altera比起来，个人认为Xilinx对于新手更友好，一个是有价格相对合适的板子可以买到，比如NEXYS 4、Zybo、Zedboard一类，对在美国留学的学生来说还有优惠；另一个是Xilinx的软件Vivado免费版看起来更清晰干净。可能有人觉得Altera公司的Quartus也挺干净的，而且也有免费版，但看过Quartus怎么都除不干净挤成一团的warning，还有又臭又长不懂加图的文档，只能说累觉不爱。 FPGA的入门学习中，仿真模拟是非常重要的，和软件编程中的debug是同个过程。你不会写完代码就直接用，因为你不知道写的对不对，硬件编程也一样，只是形式有所不同。

Vivado2019.1安装包txt文件-百度网盘-22G 支持win10、 Ubuntu Linux 16.04.5, 18.04.1 LTS (64-bit) 带licence文件，到2050年 安装时选择Vivado HL System Edition 包括：Vivado/Vivado HLS/System Generator/Model Composer/Xilinx SDk等等 网盘失效请留言！！！