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Vivado调用DDS
IP核实现
扫频信号
Vivado调用DDS
IP核实现
扫频信号
2023-03-15 20:57:49
18.14MB
FPGA
DDS
1
opus-core:IETF RFC 6716 Opus 音频编解码器的 VHDL IP 核实现
OPUS IP核 这是 VHDL 中 IETF RFC 6716 Opus 音频编解码器的 ip 核心实现。 执照 版权所有 Gokul Das B 2015 此 HDL 和相关的源代码(文档)描述了开放硬件,并根据 CERN OHL v. 1.2 获得许可。 您可以根据 CERN OHL v.1.2 的条款重新分发和修改本文档。 ( )。 本文档的分发没有任何明示或暗示的保证,包括适销性、令人满意的质量和特定用途的适用性。 有关适用条件,请参阅 CERN OHL v.1.2。
2023-01-19 16:47:47
58KB
1
用
ip核实现
fft verilog语言 quartus
用
ip核实现
fft verilog语言 quartus。
2022-11-21 20:45:05
27.46MB
ip核
fft
verilog
quartus
1
FPGA数字信号处理(四)Quartus FIR
IP核实现
调用Quartus的FIR Compiler IP核完成FIR滤波,含testbench与仿真,仿真结果优秀;具体说明可参考本人博客。CSDN博客搜索:FPGADesigner
2022-08-13 16:40:17
2.36MB
FPGA
FIR
Quartus
IP
1
FFT Vivado
IP核实现
FFT Vivado
IP核实现
2022-06-08 21:54:36
79.38MB
FFTip核实现
verilog
1
Vivado的FIR
IP核实现
低通滤波器工程
Vivado的FIR
IP核实现
低通滤波器工程,包括完整工程文件和MATLAB设计FIR的.m文件; 采样频率10MHz,输入信号为1MHz和3MHz的正弦波的叠加信号; FIR滤波器为低通滤波器,通带0~1MHz,阻带高于2MHz; 经过行为仿真,滤波器能够有效滤除3MHz正弦信号,保留1MHz正弦信号。
2022-01-24 09:08:36
13.37MB
fpga开发
dsp
1
Vivado交通信号灯的
IP核实现
.rar
自己小组的数电课作业,水平有限,有什么缺点尽管指出。
2021-06-06 22:01:03
98.6MB
Vivado
数电设计
1
用FPGA利用xilinx自带的
IP核实现
反正切运算
用FPGA利用xilinx自带的
IP核实现
反正切运算(其中包括浮点转定点,定点转浮点运算)
2021-05-25 21:12:15
21.82MB
FPGA
反正切
1
基于FFT
IP核实现
FFT算法完整Vivado工程
Xilinx FPGA FFT IP核完整的Vivado工程,用于实现FFT算法,可直接进行波形仿真,测试过没问题,另外还包含matlab仿真文件,时序波形仿真结果和matlab结果一致。
2021-03-08 22:57:36
75.24MB
FPGA
FFT
Vivado
1
ZedBoard-自定义
IP核实现
+PS成功调用【详细步骤+流程介绍+源码
ZedBoard-自定义
IP核实现
+PS成功调用【详细步骤+流程介绍+源码
2020-01-17 03:01:53
5.64MB
ZedBoard
IP核实现
1
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