IIC_slave硬件的代码，已经经过FPGA验证

fpga vhdl lcd--电子设计用的，绝对很有用

甘地大学电子专业Ray Ranjan Varghese设计的FPGA实现FFT，采用的是单精度的浮点，采用IEEE745格式的浮点+ROM RAM的方式成功实现FFT，含有设计报告和设计源代码，并有测试文件，真的很不错。

主要介绍各种分频的设计（奇数、偶数、小数等各种分频源代码，而且还可以调节占空比。）

Xilinx官方提供的慢切斯特编解码，用的是VHDL实现的，代码写的很好，攻城师们还可以多学习下他的代码风格。

本文介绍了一种基于FPGA的多数值分频器的设计，该分频器可以实现占空比及分频系数可调，其分频数值可以是整数、小数和分数。文章给出了使用Altera公司的CycloneII系列EP2C5Q208C型FPGA芯片中实现后的仿真结果和测试结果，这些结果表明设计的正确性和可行性。分频器采用VHDL语言编程实现，用户可以自行设置分频器功能，这种分频器设计具有很强的实用性和可移值性。

次设计在EDA开发平台QUARTUSⅡ6.0上利用VHDL语言设计六人抢答器电路。电路中设有六个抢答键，可供六人同时抢答；我们利用一个二十进制计数器,将其输入频率设定为一赫兹,成功实现了二十秒倒计时的功能；我们利用VHDL语言中的IF和CASE语句结合空操作语句NULL实现开始抢答与超前抢答的区别；各个模块配以一时钟频率由蜂鸣器输出可实现抢答成功、超前抢答犯规、超时抢答等各种情况的报警效果；本设计采用的是杭州康芯电子有限公司生产的GW48系列/SOPC/EDA实验开发系统，FPGA目标芯片型号为Altera公司的Cyclone系列中的EPIC6Q240C8。芯片配置成功后锁定引脚下载即可进行硬件测试：选择实验电路结构图NO.5，使CLK1与CLKOCK5相接(接受1024Hz时钟频率)，CLK 与CLOCK0相接(接受1Hz时钟频率)，报警输出接SPEAK，六位选手分别对应实验箱上的1～6键，键7为抢答开始键，当其未按下就进行抢答则为超前犯规，按下后二十秒倒计时开始，选手进行抢答，按实验箱上的复位键则可重新开始下一轮的抢答。

M序列发生器FPGA开发实例 伪随机数发生器

文中利用可编程门阵列（FPGA）技术的可重构性与灵活性，设计实现曼彻斯特编解码器。通过FPGA分别实现曼彻斯特编解码器的信号产生，编码部分，解码部分3个模块。采用硬件描述语言VHDL完成了编解码器模块设计，使用Quartus II软件和Modelsim软件进行对编译码器进行相应功能仿真及时序仿真。结果表明，所设计的曼彻斯特编译码器的数据传输具有强抗干扰能力，高传输速率，该过程也具有较高的可靠性。

8B10B编解码FPGA程序