基于FPGA的数字钟设计与实现（HAUT满分课设）（VHDL原理图）

设计一个基于FPGA的数字钟。 基本功能：能进行正常的时、分、秒计时功能，分别由6个数码管显示23小时、59分钟、59秒钟的计数器显示； 附加功能：(1)能利用硬件部分按键实现校时、校分、秒清零功能；(2)能利用蜂鸣器做整点报时：当计时达到59分59秒时，开始报时，鸣叫时间1秒钟；(3)定时闹铃：在7时进行闹钟功能，可设定和中断闹钟。 （1）正确建立顶层设计文件（VHDL文本和原理图两种方式任选一种），工程文件编译通过（顶层文件采用原理图5分，采用VHDL文件10分） （2）进行波形仿真，要求至少仿真正确6个规定的时间点（3598s, 3599s,3600s,3601s,3659s,3660s），（30分，每个时间点5分） （3）制作用于时间显示的实物。（有实物给10分） （4）实物演示（实物演示正确20分，实物演示不正确酌情给0-19分） （5）完成答辩环节（10分） （6）按照要求完成课程设计报告的撰写（20分） （7）附加分：具有设定和中断闹铃的功能（10分） 满分100分，超过100分按100分计