包括DDR2、DDR3、DDR4、DDR5规范，此外还有测试指导、layout指导，硬件设计指导。
2023-04-12 14:10:04
47.29MB
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此文档对于JESD标准DDR3做英文解读，轻松理解DDR3标准。
此文档为"JESD79-3 DDR3解读"纯正英文版。
问题举例:
** 你真的理解SDRAM的S吗?
** 为什么Write一般是Center Aligned, Read是Edge Aligned?
** BC4有啥用?
** 为什么会有Dynamic ODT?
** BIOS是如何识别DIMM是DDR3或者DDR4的?
** XMP是什么?
** 为什么有Write Leveling?
** 有人会问，有Read Leveling吗?
** Prefetch的作用
** Dram Size和Page Size如何计算？
** 为什么有MRS，没有MRR?
......
** 行业标准： 作者有数年spec经验, 熟悉JEDEC标准建立的过程.
** 专业: 数年dram问题debug，spec解读专业到位。
** 咨询: 承诺文档解读有疑问，可以免费每天3个问题的解答。
** 退款: 作者承诺如果对于文档解读不满意，可线下联系作者申请退款，作者就有这样的自信敢承诺！
如对内容质量有疑问，可提前私信咨询。
2021-11-21 15:00:30
7.79MB
此文档对于JESD标准DDR3做中文解读，轻松理解DDR3标准。
问题举例:
** 你真的理解SDRAM的S吗?
** 为什么Write一般是Center Aligned, Read是Edge Aligned?
** BC4有啥用?
** 为什么会有Dynamic ODT?
** BIOS是如何识别DIMM是DDR3或者DDR4的?
** XMP是什么?
** 为什么有Write Leveling?
** 有人会问，有Read Leveling吗?
** Prefetch的作用
** Dram Size和Page Size如何计算？
** 为什么有MRS，没有MRR?
......
** 行业标准： 作者有数年spec经验, 熟悉JEDEC标准建立的过程.
** 专业: 数年dram问题debug，spec解读专业到位。
** 咨询: 承诺文档解读有疑问，可以免费每天3个问题的解答。
** 退款: 作者承诺如果对于文档解读不满意，可线下联系作者申请退款，作者就有这样的自信敢承诺！
如对内容质量有疑问，可提前私信咨询。
2021-10-26 18:00:34
7.5MB
DDR2 DDR3 DDR4 FBGA内存ALTIUM PCB封装库, 3D封装库，型号列表如下：
Component Count : 4
Component Name
-----------------------------------------------
DDR2 WBGA84
DDR3_FBGA78
DDR3_FBGA96
DDR4_FBGA96
2021-08-26 22:09:11
199KB
**重要提醒: 解读已更新到v3, 最后更新时间2021-7-18 194945**
此文档对于JESD标准DDR3做中文解读，轻松理解DDR3标准。
为何有此文档?
> 笔者曾经在dram领域摸爬滚打数年，深深感受到spec标准文档的理解直接影响到dram知识技术的认知和层次，理解spec文档将极大提高dram水平。数年经验化成一篇解读，不要让时间浪费在不断地寻找spec标准含义的过程中，而是站在经验者之上更上一层楼！
祝每个看过此文档的人都可以为"被某国打压的dram技术"增加技术储备！
解读示例:
1 CK_t和CK_c代表什么?
> CK_t: CK True, 代表差分信号的正极性clock, 也就是"真"clock/主clock;
CK_c: CK Complement, 代表差分clock的负极clock.
2 CKE和CK的区别：
> CKE是指dram clock时钟 enable与否，注意它和上面的CK有本质区别，CKE可以
理解为是颗粒侧的时钟，但CK是controller和dram交互的时钟。
CK如果没有了，CKE没有意义。但CK如果有，CKE可有可无。
CKE拉低，颗粒进入power down模式，可以节省功耗。
3 ZQ为什么一般是240欧姆呢?
> 因为一般dram都是通过并联电阻实现设置为指定的电阻值，一般工业级的电阻值
是34, 40, 60, 80, 120欧姆，取最小公倍数，即240欧姆!
......还有更多...
** 本文档不仅仅是DDR3 spec标准文档，而是spec的注释解读 **
** 翻译成中文? 当然不是翻译, 翻译放到网站上随便都可以翻译出来，此文是带着理解的解读! 深挖spec内部的原理，让您事半功倍！不要被spec卡住您的前途！
** 因为解读是注释，即文中黄色或绿色下划线的注解，试读看不到，正在想方法如何显示给大家看。
** 行业标准： 作者有数年spec经验.
** 专业: 数年dram问题debug，spec解读专业到位。
** 咨询: 承诺文档解读有疑问，可以免费每天3个问题的解答。
** 退款: 作者承诺如果对于文档解读不满意，可线下联系作者申请退款，作者就有这样的自信敢承诺！
** 更新: 不定期进行文档更新，保证每读一遍都有不一样的感受。
** 再次提醒: 试读看到的是标准DDR3 spec, 批注注释才是本文档的价值所在!! 千万不要以为仅仅是DDR3 spec!!
2021-07-19 09:00:32
5.28MB
Xilinx官方文档，讲的是UltraScale系列FPGA的存储器IPcore。主要有DDR3/DDR4,LPDDR3,QDR等存储器接口控制协议IPcore，相似于老版本vivado或ISE的MIG(Memory Interface Generator)，此文档的IPcore讲的IPcore本质上也是MIG
2021-06-10 10:50:32
30.16MB
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