本文使用Verilog语言实现SM4加密协处理器：
使用Verilog完成XTEA/AES/SM4/MD5/SHA-1基本模块；
定义所需寄存器，添加APB总线接口，完成兼容APB总线的SM4协处理器设计；
2024-03-11 11:32:31
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APB高速外设总线verilog源码 总线
2023-03-13 22:19:44
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DW_apb_gpio_databook的资源，用于Synopsys的coreConsultant仿真
2023-03-11 23:10:46
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gen_apb_file是一种开源的寄存器文件解决方案,包括中心化的寄存器描述文件(Excel格式)和相应的寄存器文件生成脚本,能够快速生成寄存器硬件模块、ralf模型、c语言头文件。主要有以下特性:
支持APB接口类型
寄存器位宽可配
支持25种寄存器存取类型[2](见下表)
可生成verilog
可生成ralf
可生成c header
支持多个模块
2022-05-13 17:05:22
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是基于apb总线下的timer外设的rtl代码，主要包括apb_timer的master逻辑verilog，以及相应的开发文档，包括寄存器的描述，功能特性等。
2022-03-24 22:07:31
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支持APB接口的I2C驱动程序；内部有顶层调用的test模块，还有嵌入式的驱动函数，在Xilinx和altera的平台上都验证过，支持多种模式。总线接口已经改好了，可以直接挂到总线用，模块稳定可靠，内含完整寄存器说明文档。I2C总线 Verilog实现
2022-01-22 19:09:14
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APB总线UART接口实现，采用Verilog硬件描述语言，实现了32位APB总线下的UART接口设计，能够完美支持各种传输模式和波特率，希望对初学者有点帮助。
2022-01-13 21:07:48
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MD5加密模块内置控制轮数的状态机，可加密多组512位数据，对于长度超过448位的数据可以进行分组加密（分成两个或两个以上512为数据分组），添加了APB总线功能模型并通过Modelsim验证成功
2021-07-03 09:09:38
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