基于Multisim14，绘制的CD40161置数法实现8421BCD码仿真.

数字逻辑作业

数字电路设计，基于FPGA的8421BCD码计数器，Verilog语言编写

要求用两片加法器芯片74283配合适当的门电路完成两个BCD8421码的加法运算。（输入2个以BCD8421码表示的十进制数，输出其以BCD8421码表示的和，并用数码管显示出来。）

vhdl加法器设计，输入为8421BCD，内部转换为5421BCD相加，结果转换为5421BCD输出。

上传的是rar压缩包，只需要解压就好，因为里面有三个文件，所以需要压缩。 包括： 综合性实验报告（文档） Multisim电路图（软件电路图） 电路截图

数字逻辑实验一位8421BCD码转换成余3码

基于Multisim14绘制的74LS90实现8421以及5421BCD码的仿真

用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟的VHDL语言设计

计数器实现的模制为24，clr为异步清零信号，当时钟上升沿到来或clr下降沿到来， clr = 0时，计数器清零为0000_0000。该计数器的计数过程为，当输出信号的低4位（即 dout[3:0]）从0000计数到1001后（即十进制的0 ~ 9），高4位（即dout[3:4]）计数加1，当计数计到23时（即0010_0011），计数器又清零为0000_0000，然后重新开始计数。