vhdl加法器设计,输入为8421BCD,内部转换为5421BCD相加,结果转换为5421BCD输出。
2021-09-27 14:25:59 65KB 8421BCD 5421BCD vhdl
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基于Multisim14绘制的74LS90实现8421以及5421BCD码的仿真
2021-06-17 20:41:45 116KB BCD
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