基于 FPGA实现 卷积码的 编码过程 经典的实现过程 占用最小的逻辑资源

基于MATLAB实现的（2

卷积码编码器一般原理方框图卷积码编码器一般原理方框图

基于VHDL的卷积码编码器的设计 含源码

由于卷积码具有较好的纠错性能，因而在通信系统中被广泛使用。采用硬件描述语言 VerilogHDL 或VHDL 和FPGA（Field Programmable Gate Array——现场可编程门阵列）进 行数字通信系统设计，可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。 文献[3] 以生成矩阵G=[101，111]的(2，1，3)卷积码为例，介绍了卷积码编码器的原理 和VerilogHDL 语言的描述方式；文献[4] 采用VerilogHDL 语言，对(2，1，7)卷积码的Viterbi 硬判决译码进行了FPGA 设计。本文基于卷积码编/译码的基本原理，使用VHDL 语言和 FPGA 芯片设计并实现了（2，1，3）卷积码编码器及其相应的Viterbi 译码器，通过仿真验

卷积码编码器的实例方框图： (n, k, N) =（3, 1, 3） b3 b1 输入 b2 1 2 3 编码输出 c2 c1 c3

用c语言实现（2，1，5）卷积码编码，viterbi译码算法

本论文是一篇关于如何基于FPGA平台进行卷积码编码和viterbi译码的过程论文，让你能更好完成相关卷积码编码译码的设计仿真等。

cnv_encd.m　卷积编码程序 viterbi.m　　卷积译码程序 其它的是viterbi.m中用到的子函数 程序来自《现代通信系统－使用matlab》英文版 已经调通！并加上了注释。 希望对大家有帮助 GOOD　LUCK！

基于matlab的卷积码编码程序 可直接运行 并有维特比译码程序 可以实现信道卷积码编译码过程