卷积码编译码器的VHDL 设计
由于卷积码具有较好的纠错性能，因而在通信系统中被广泛使用。采用硬件描述语言
VerilogHDL 或VHDL 和FPGA（Field Programmable Gate Array——现场可编程门阵列）进
行数字通信系统设计，可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。
文献[3] 以生成矩阵G=[101，111]的(2，1，3)卷积码为例，介绍了卷积码编码器的原理
和VerilogHDL 语言的描述方式；文献[4] 采用VerilogHDL 语言，对(2，1，7)卷积码的Viterbi
硬判决译码进行了FPGA 设计。本文基于卷积码编/译码的基本原理，使用VHDL 语言和
FPGA 芯片设计并实现了（2，1，3）卷积码编码器及其相应的Viterbi 译码器，通过仿真验
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评论信息
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ly2531987 :原理听清楚的，但缺少完整的程序2014-05-05 -
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dizhiqi :具体来说可以用2013-03-01
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liserui :程序貌似是从其他地方考的图片，不是很清晰。其是基于FPGA在MaxplusII环境的进行仿真的，为（2，1,3）卷积码2012-10-17
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swbc4swbc4 :其是基于FPGA在MaxplusII环境的进行仿真的，为（2，1,3）卷积码。2012-05-06
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