在超大规模集成电路( VLSI) 设计中, 随着深亚微米技术的应用、芯片集成度的不断提高以及 系统工作频率的加快, 均导致了集成电路的功耗越来越大. 而功耗的增大, 一方面影响了依赖电池 供电的便携式设备的使用, 另一方面芯片的过热也使系统的可靠性降低. 这使得低功耗设计技术日 益成为VLSI 设计者关注的热点. 美国半导体工业联合会在1992 年已确认低功耗技术是当前集成 电路设计的一个紧急技术需要。

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降低 VLSI 电路的功耗是当今的首要问题。 存储电路在电子小功率器件的设计中起着重要作用。 几乎每个数字系统都将内存作为其设计的重要组成部分。 高速电路在短时间内耗散大量功率。 在本文中，对传统 SRAM 单元进行了少量修改以降低动态功耗。 通过添加几个额外的晶体管，总电容降低了。 由于位线的充电和放电消耗的功率最大，因此可以使用6T单元和8T单元，通过在下拉路径中增加额外数量的晶体管来降低功率。 本文模拟了 6T SRAM 单元和 8T SRAM 单元，并比较了它们在功耗方面的性能。

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针对差分功耗分析（DPA）攻击的原理及特点，分析了高级加密标准（AES）的DPA攻击弱点，采用掩盖（Masking）的方法分别对AES算法中字节代换部分（SubBytes）及密钥扩展部分进行了掩盖，在此基础上完成了AES抵御DPA攻击的FPGA硬件电路设计。通过对该AES的FPGA电路的差分功耗攻击实验验证，该方法能够很好地抵抗DPA攻击。

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