具有功耗分析的 6T 和 8T SRAM 单元仿真-研究论文
降低 VLSI 电路的功耗是当今的首要问题。 存储电路在电子小功率器件的设计中起着重要作用。 几乎每个数字系统都将内存作为其设计的重要组成部分。 高速电路在短时间内耗散大量功率。 在本文中，对传统 SRAM 单元进行了少量修改以降低动态功耗。 通过添加几个额外的晶体管，总电容降低了。 由于位线的充电和放电消耗的功率最大，因此可以使用6T单元和8T单元，通过在下拉路径中增加额外数量的晶体管来降低功率。 本文模拟了 6T SRAM 单元和 8T SRAM 单元，并比较了它们在功耗方面的性能。
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