用VerilogHDL设计实现64bit二进制整数乘法器,底层乘法器使用16*16小位宽乘法器来实现,底层乘法器使用FPGA内部IP实现;经过基于modelsim仿真软件对电路进行功能验证,基于Quartus平台对代码进行综合及综合后仿真,电路综合后的工作频率大于100MHz
2024-05-19 17:46:14 4KB Verilog IP调用
1
设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。
2024-03-01 09:47:26 407KB FPGA
1
包括如下实验的verilog设计报告:实验 1 十六位超前进位加法器、实验二 十六位加减法器、实验三 十六位的乘法器、实验四 自动售货机设计。有设计思路、程序代码、测试代码和仿真波形结果。
2024-01-13 20:00:08 282KB verilog 16位加法器 16位乘法器
1
Logisim中可以直接运行的文件
2023-11-11 16:04:21 625KB
1
大维度矩阵乘法常采用子矩阵分块法实现,子矩阵的最大规模决定了整个矩阵乘法执行速度。针对经典脉动结构直接处理的矩阵规模受IO带宽限制严重的问题,提出了一种极低IO带宽需求的大维度矩阵链式乘法器结构,并完成了硬件设计实现与性能验证工作。主要工作如下:(1)优化了矩阵乘法的数据组织,实现输入矩阵规模与IO带宽无关,能够最大限度地利用器件内部逻辑和存储资源;(2)根据优化后数据组织形式设计了链式乘法器硬件,实现源数据计算和传输重叠操作;(3)增强乘法器对矩阵规模的适应性,所设计的链式乘法器可实时配置为多条独立链,并行多组运算;(4)在Xilinx C7V2000T FPGA芯片上完成不同种规模的链式乘法器硬件实现和性能测试工作,在该芯片上本文提出的链式乘法器最多支持800个运算单元,是经典脉动结构规模的8倍;在相同运算器个数下,本文提出的链式乘法器只使用经典脉动结构运算1/8的IO带宽即获得相等性能。
2023-03-23 14:16:01 779KB 矩阵乘
1
可通过se选择是乘法器还是加法器,二者不能同时存在,只能实现其中一个功能,乘法器是基于booth算法的原理,实现64位数据运算
2023-03-06 12:24:36 79KB Verilog 加法器 乘法器 booth算法
1
常用于AC/DC、DC/DC控制电路中,自己参考摩托罗拉公司MC1495L的PDF文档设计的,仿真和硬件实验效果不错,用于毕业论文的设计……
2023-03-03 09:28:58 60KB 模拟乘法器 MC1495
1
模拟乘法器基础,电路设计涉及乘法器内部原理分析,可做参考文献
2023-02-26 11:18:46 742KB 模拟电路 乘法器
1
本文介绍的功率测量电路可以测量高频PWM驱动电机或其它任何高频功率测量产品中的功耗。对低频产品,可用LTC1966或LTC1967替代LTC1968。
2023-02-22 16:01:51 156KB 电源管理
1
multisim电路仿真 mc1496应用于调制解调、倍频、混频、鉴相等各种功能仿真 实验报告 各种参考文献
2023-02-20 12:04:53 31.52MB 乘法器 mc1496 调幅 混频
1