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基于FPGA的高速流水线浮点乘法器设计与实现
基于FPGA的高速流水线浮点乘法器设计与实现
上传者:
38546817
|
上传时间: 2024-03-01 09:47:26
|
文件大小: 407KB
|
文件类型: PDF
FPGA
设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。
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