Verilog 语言实现2倍频程序

上传者: zzpnihao | 上传时间: 2021-05-24 11:32:09 | 文件大小: 280B | 文件类型: NONE
简单的verilog程序,实现输出信号为输入信号的2倍频。

文件下载

评论信息

  • saisai111 :
    我也试了 不行
    2015-12-22
  • jungle19 :
    还行,可以做参考
    2015-09-09
  • 华师陆小凤 :
    还不错,至少能够解决部分需求
    2015-07-24
  • rugesanqiu :
    原理是可以,但是具体实现不能这么做
    2014-03-03
  • lance10010 :
    作为我这样的入门级学员 很实用 谢谢
    2014-02-22

免责申明

【只为小站】的资源来自网友分享,仅供学习研究,请务必在下载后24小时内给予删除,不得用于其他任何用途,否则后果自负。基于互联网的特殊性,【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查;无论 【只为小站】 经营者是否已进行审查,用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场,基于网友分享,根据中国法律《信息网络传播权保护条例》第二十二条之规定,若资源存在侵权或相关问题请联系本站客服人员,zhiweidada#qq.com,请把#换成@,本站将给予最大的支持与配合,做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明