Verilog 语言实现2倍频程序

CPLD Verilog 倍频

简单的verilog程序，实现输出信号为输入信号的2倍频。

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评论信息

saisai111 :

我也试了不行
2015-12-22
jungle19 :

还行，可以做参考
2015-09-09
华师陆小凤 :

还不错，至少能够解决部分需求
2015-07-24
rugesanqiu :

原理是可以，但是具体实现不能这么做
2014-03-03
lance10010 :

作为我这样的入门级学员很实用谢谢
2014-02-22

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