Verilog设计-时钟分频

上传者: 2301_76660661 | 上传时间: 2023-11-23 15:19:17 | 文件大小: 2KB | 文件类型: V
Verilog设计_时钟分频 时钟分频的设计,实现任意的奇数分频和偶数分频。 分频的本质是引入一个计数器,到特定的时候指示反转,从而达到分频的效果。 通过控制计数器的动作进而控制占空比,但是奇数分频想通过计数器直接分频出占空比50%的时钟是不可能的,必须要通过中间的临时波形,做一些逻辑 “与” “或” 的动作才能得到占空比50%的分频时钟。 方法有很多种,我的代码中统一使用异或,通过参数化控制可以改变分频系数。至于想改变占空比的话,只要根据需要去调整中间时钟和计数器的动作,然后进行相应逻辑运算即可,可以灵活处理。 通过控制参数,可以实现任意比例的分频时钟。

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