本程序为VerilogHDL代码，用以实现IFFT，其中包括了双口RAM用以转换速率。

多功能电子钟 计时 秒表 闹钟 校时 整点

用FPGA的verilog写的ds18b20，温度用数码管显示

Matlab代码verilog awgn_boxmuller 一，引言 由Verilog HDL在Xilinx Virtex Ultra-Scale FPGA上实现的Fmax高达320MHz的FPGA的AWGN信号发生器IP。 生成器基于Box-Muller算法，定点处理以及精度分析请参考以下论文： -DU Lee，JD Villasenor，W。Luk和PHW Leong，“使用Box-Muller方法及其误差分析的硬件高斯噪声发生器”，《 IEEE Transactions on Computers》，计算机学报，第55卷，第6期，第659页– 671，2006年6月。 二。 IP核心功能 1.适用于FPGA / ASIC的可综合Verilog HDL设计。 2.Bit精确的matlab定点模型。 3.高精度性能，精确到最后一个单位，最高可达8.15 sigma。 4. Modelsim的最新仿真环境。 三， 性能测试 资源利用率 1767个LUT，915个FF，8个DSP48、2.5个BRAM36k。 （在Xilinx Virtex超大规模FPGA上） Fmax 320MHz，可

数字日历能够显示年、月、日、时、分和秒。 ③ 用EDA实训仪上的8只八段数码管分两屏分别显示年、月、日和时、分、秒，即在一定时间段内显示年、月、日（如20080101），然后在另一时间段内显示时、分、秒（如00123625），两个时间段能自动倒换。 ④ 数字日历具有复位和校准年、月、日、时、分、秒的按钮，但校年和校时同用一个按钮，即在显示年、月、日时用此按钮校年，在显示时、分、秒时则用此按钮校时，依此类推。

在ISE开发环境下用Verilog实现交通灯的功能，且用三段式状态机编写，包含所有工程文件。

verilogHDL 八位数码管10hz频率显示学号代码，顶层也是代码写的

基于VerilogHDL语言写的一个简易数字计数器，可以实现计数功能，每一分钟的最后五秒鸣响和重新置数功能

为了实现对高速数据的采集和分析,设计了一种以FPGA为核心逻辑控制模块和串口传输技术的高速数据采集系统。设计采用AD9233模数转换芯片和CycloneII系列的FPGA芯片。FPGA模块的设计采用Verilog HDL硬件描述语言实现,在QuartusII和ModelSim工具中实现软件设计和时序仿真验证。GPS信号的采集实验验证了该系统具有稳定性高、实时性强和准确度高等优点。

VerilogHDL数字设计与综合适合verilog的入门学习。必备的一本经典书。这个是他的答案