这是经验证的USART的Verilog程序,对于需要的同学可以学习一下。
2022-05-24 23:52:34 10KB FPGA USART Verilog程序
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由于主干道上来往的车辆很多,因此控制主干道的交通信号具有最高优先级,在默认情况下主干道的绿灯点亮; 乡间公路间断性地有车经过,有车来时乡村公路的交通灯必须变为绿色,只需维持一段足够长的时间,以便让车通过。 只要乡村公路上不在有车辆,那么乡村公路上的绿灯马上变为黄灯,然后变为红灯;同时,主干道的绿灯重新点亮。 一个传感器用于监视乡村公路上是否有车等待,他向控制器输入信号X;如果X=1,则表示有车等待,否则X=0; 当S1状态转换道S2状态、从S2转到S3、从S3转到S4、S4转S0时,具有一定延迟,这些延迟必须控制。
2022-05-24 23:38:31 485KB FPGA开发 verilog
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数码时钟 自述内容 关于 系统描述 发条 日期模块 报警模块 24小时至12小时转换器 端口说明 发条 日期模块 报警模块 24小时至12小时转换器 模拟 测试 地位 关于 该项目是具有日期功能的数字时钟。 目前使用24小时制。 它仍在开发中。 系统描述 功能分为不同的文件,如下所示: :时,分和秒 :天,月和年 :具有启用控件的警报 :24小时到12小时转换器 十进制模块始终将值保留为十进制表示形式。 例如,十四进制在十六进制模块中表示为0x0E ,在十进制模块中表示为0x14 。 clockWork : 该模块提供基本的时间功能。 它使用1 Hz时钟。 该模块不提供单独的复位信号,因此应通过时间覆盖信号time_ow 。 在十六进制模块clockWorkHex ,时间保持在17位。 最高5位代表小时,其后6位代表分钟,而6位最低位代表秒。 在十进制模块clockWor
2022-05-24 23:14:40 34KB fpga verilog digital-clock Verilog
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Verilog串口通信程序,详细注释自己看了很多材料以后,精心整理的串口通信实验原理和指导,在网上找了很多代码,大部分因为没有很好的注释,看起来很头疼,于是自己写了一份,附带详细的注释,在modelsim仿真器上已经得到验证,现在传上来,仅供参考。 PS1:最后部分给出了一个测试文件,写的非常简单,只是验证了功能,不是很好的测试; PS2:代码部分看上去有点乱,因为在word中代码的层次结构无法清晰显示,如有需要,下载后把代码copy到notepad++这种类似的专用变成工具里面,就很清晰的显示代码和注释了。
2022-05-24 13:38:23 142KB Verilog串口
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4位定点除法器EDA+verilog+HDL+源代码.rar
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摘要:SMBus是一种高效的同步串行总线。通过分析SMBus总线协议,提出了一种运行于基于PCI-Express技术的桥接芯片上的SMBus控制器的设计方案,并且用Verilog语言描述,最后在Altera公司的FPGA上得以实现。通过仿真测试,证明该方法是稳定有效的。 关键词:SMBus 多μC通讯系统 Verilog SMBus是Intel公司于1995年发布的一种双向两线串行通讯总线标准,具有接口线少、通讯效率高等特点。应用于多μC(microcontroller)通讯系统中,可以满足绝大多数情况下对传输速率、信号稳定性等性能的要求,且相对于并行总线节省了大量的硬件资源。因此多μC
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自己动手写CPU的配套代码
2022-05-23 22:12:26 82.91MB CPU verilog
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HDB3译码过程的verilog HDL程序,在quarters环境编译
2022-05-23 21:15:20 1KB verilog HDB3
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编译成功且优化过的SM3代码。Verilog 硬件描述语言编写,modelsim仿真验证过的代码。
2022-05-23 19:50:38 11KB SM3 算法
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Verilog语言实现呼吸灯的功能,呼吸频率可调,分享出来一起学习。
2022-05-23 16:46:15 2KB 呼吸灯
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