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UltraEdit 使用的verilog 和systemverilog 代码加亮文件

UltraEdit 使用的verilog 和systemverilog 代码加亮文件将附件覆盖UltraEdit安装文件的目录即可

2022-05-03 16:45:06 71KB UltraEdit verilog systemverilog 代码

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使用Quartus ii的verilog实现agc（自动增益控制）

代码简洁易懂，小新手容易上手，代码已经做过注释下载后再修改输入信号的路径就可以直接仿真，属于前馈数字agc（自动增益控制），分为平均能量计算模块和增益系数计算模块输入信号为不稳定的正弦信号时输出信号可以有效控制在100dB左右

2022-05-03 15:34:23 3.48MB fpga开发 agc

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2022-05-03 12:07:10 32.97MB cnn 人工智能 神经网络 深度学习

verilog 二进制转bcd码

verilog 二进制转bcd码位数自定用reg代替for循环更接近硬件描述语言并且节约资源。

2022-05-03 10:31:30 834B verilog 二进制转bcd码 位数可变 用reg代替for循环

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fpga 串口verilog程序代码

fpga的verilog语言串口程序代码，包括收发两个部分的内容

2022-05-03 01:01:19 18KB fpga verilog

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verilog十进制计数器，带进位，仿真无误

本人亲自仿真无误的verilog十进制计数器，程序有中文说明容易读懂，可直接用MOdelsim打开。十进制带进位加计数器

2022-05-02 14:41:51 452B verilog十进制带进位计数器，仿真无误，用modelsim仿真无误

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verilog iStyle

Fast and Small Automatic Formatter for Verilog Source Code,iStyle 1.03.16

2022-05-02 14:37:33 146KB Automatic Formatter for Verilog

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verilog实验报告

verilog实验报告，大一

2022-05-02 14:01:21 3.09MB fpga开发

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Verilog and SystemVerilog Gotchas.pdf.zip

讲述verilog 和systemverilog 代码编写中常用的错误，101个陷阱。

2022-05-01 16:58:20 6.53MB verilog systemverilog

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Verilog HDL应用程序设计实例精讲

2022-05-01 12:16:59 44.62MB Verilog HDL

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