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本书以Altera公司的FPGA器件为开发平台，采用MATLAB及Verilog HDL语言为开发工具，详细阐述数字滤波器的FPGA实现原理、结构、方法以及仿真测试过程，并通过大量工程实例分析FPGA实现过程中的具体技术细节。主要包括FIR滤波器、IIR滤波器、多速率滤波器、自适应滤波器、变换域滤波器、解调系统滤波器设计等内容。本书思路清晰、语言流畅、分析透彻，在简明阐述设计原理的基础上，主要追求对工程实践的指导性，力求使读者在较短的时间内掌握数字滤波器的FPGA设计知识和技能。本书的配套光盘收录了完整的MATLAB及Verilog HDL实例工程代码，有利于工程技术人员进行参考学习。本书以Altera公司的FPGA器件为开发平台，采用MATLAB及Verilog HDL语言为开发工具，详细阐述数字滤波器的FPGA实现原理、结构、方法以及仿真测试过程，并通过大量工程实例分析FPGA实现过程中的具体技术细节。主要包括FIR滤波器、IIR滤波器、多速率滤波器、自适应滤波器、变换域滤波器、解调系统滤波器设计等内容。本书思路清晰、语言流畅、分析透彻，在简明阐述设计原理的基础上，主要追求对工程实践的指导性，力求使读者在较短的时间内掌握数字滤波器的FPGA设计知识和技能。本书的配套光盘收录了完整的MATLAB及Verilog HDL实例工程代码，有利于工程技术人员进行参考学习。

2022-04-25 17:23:40 55.15MB MATLAB FPGA 数字滤波器 verilog

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基于FPGA的自动售货机（Verilog）

EDA小组大作业，可以利用两个状态机实现购买者模式和管理员模式，有详细注释，购买者模式模拟购买商品过程，管理员模式为补货设定数量等等

2022-04-25 14:56:35 15.44MB fpga verilog EDA

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哈夫曼编码器

哈夫曼编码(Huffman Coding)，又称霍夫曼编码，是一种编码方式，哈夫曼编码是可变字长编码(VLC)的一种。Huffman于1952年提出一种编码方法，该方法完全依据字符出现概率来构造异字头的平均长度最短的码字，有时称之为最佳编码，一般就叫做Huffman编码（有时也称为霍夫曼编码）。本代码对输入数据进行哈夫曼编码，并输出

2022-04-25 11:42:30 206KB Huffman Verilog

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使用modelsim进行仿真

ModelSimSE进行功能仿真和时序仿真 modelsim 中文.pdf Modelsim上机指导.pdf

2022-04-24 20:55:12 1.4MB modelsim 仿真 Verilog

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Verilog 经典教程

Veriolog 程序设计，对verilog语言进行了详细描述，并列举了大量的例子，使学习者在能够快速上手，对自己的程序和产品设计有很大的帮助。

2022-04-24 17:03:43 1.73MB Verilog FPGA

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数字系统设计与VerilogHDL课件PPT格式

Verilog语言 FPGA简介 Quartus II简介

2022-04-24 15:25:15 4.07MB Verilog 数字系统设计 课件 EDA

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基于FPGA的多功能时钟与温度检测报警系统

设计一个用数码管显示的温度检测报警系统，并通过串口发送到电脑。同时用液晶显示数字时钟，并具有时钟、校准、闹钟多种功能。设计要求：精确检测到温度：使用DS18B20温度传感器检测温度，其精度较高，数据精确到0.01℃，测温范围为-55℃～125℃。用数码管实时显示检测到的温度以及设置的报警温度。手动输入设置报警温度：报警温度为2位整数，两个按键通过消抖后分别控制十位和个位。具有复位开关，在重新设置以及重新检测温度时复位，将数据置0。 led闪烁报警：将50MHZ 进行12.5M次分频，一秒计数4次以一秒两次的频率闪烁时钟显示时、分、秒。时钟24小时制。具有校时功能，分别对小时和分钟单独校时，对分钟校时的时候，最大分钟不向小时进位。校时时钟可以手动输入或借用电路中的时钟 9）具有闹钟功能，设置闹钟后，当时钟显示数据等于所设置闹钟数时蜂鸣器持续响1分钟。

2022-04-23 08:59:37 15.56MB fpga verilog 多功能时钟 温度检测报警系统

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4位超前进位加法器的数据流建模+层次建模

4位超前进位加法器的数据流建模+层次建模，有测试文件，定义两个辅助函数：进位生成函数，进位传递函数。通常把实现上述逻辑的电路称为进位生成/传递部件。CLA加法器由“进位生成/传递部件”、“CLA部件”和“求和部件”构成。

2022-04-22 22:30:51 390KB verilog XilinVivado

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emmc.rar_VHDL/FPGA/Verilog_Verilog_

emmc协议的实现代码，包含了SD协议，usb实现协议

2022-04-22 16:55:33 11KB VHDL/FPGA/Verilog Verilog

verilog实现卷积神经网络CNN，包括卷积层，Relu激活层，FC全连接层，pool池化层

verilog实现卷积神经网络CNN，包括卷积层，Relu激活层，FC全连接层，pool池化层，输入图片需要满足28*28

2022-04-22 12:05:31 7KB cnn fpga开发 人工智能 神经网络

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