Springboot启动时序图https://blog.csdn.net/u010811939/article/details/80592461讲解博客
2020-02-21 03:12:33
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FPGA时序设计的Visio形状库。visio上花时序图的组建，从visio上打开模具打开，很全很好用。
2020-02-13 03:10:48
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本文介绍了数字集成电路设计中静态时序分析（Static Timing Analysis）和
形式验证（Formal Verification）的一般方法和流程。这两项技术提高了时序分
析和验证的速度，在一定程度上缩短了数字电路设计的周期。本文使用Synopsys
公司的PrimeTime 进行静态时序分析，用Formality 进行形式验证。由于它们都是
基于Tcl （Tool Command Language）的工具，本文对Tcl 也作了简单的介绍。
2020-02-01 03:04:23
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本文件为用Verilog写的FLASH S29AL032D读和擦除的驱动时序，对刚学习Verilog的同学有一定帮助，已在DE2开发板上验证。
2020-01-12 03:12:48
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基于 STM32 的 I2C 时序，使用 GPIO 模拟的方式实现，稳定可靠。keil 编译
2020-01-04 03:15:23
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Xilinx_constraints.pdf
Xilinx公司对高速PCB信号的优化设计.pdf
大型设计中FPGA 的多时钟设计策略.pdf
关于maoci的讨论和可靠性有关的几个概念.doc
华为静态时序分析与逻辑设计.pdf
经典时序.pdf
静态时序分析（Static Timing Analysis）基础与应用.pdf
时序分析之1 静态分析基础.pdf
时序分析之2 Timequest教程.pdf
时序分析之3 优化策略.pdf
同步电路设计中CLOCK SKEW的分析.doc
系统时序基础理论.pdf
2020-01-03 11:44:01
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EDA实验报告第一次_时序逻辑电路的VHDL设计_组合逻辑电路的VHDL设计.docEDA实验报告第一次_时序逻辑电路的VHDL设计_组合逻辑电路的VHDL设计.doc
2020-01-03 11:43:53
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