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时序设计与约束资料

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2020-01-03 11:44:01 10.13MB 时序设计

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EDA实验报告_时序逻辑电路_组合逻辑电路

EDA实验报告第一次_时序逻辑电路的VHDL设计_组合逻辑电路的VHDL设计.docEDA实验报告第一次_时序逻辑电路的VHDL设计_组合逻辑电路的VHDL设计.doc

2020-01-03 11:43:53 236KB EDA VHDL verlog FPGA CPLD

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Vivado集成开发环境时序约束

文档详细讲述时序约束的定义，并使用vivado结合例子讲解，适合初学者学习FPGA开发

2019-12-25 11:55:10 1.71MB Vivado 时序约束

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QuartusII时序约束方法

QuartusII时序约束方法，Quartus II 系列资料，包括常用的sdc命令和约束的方法

2019-12-21 22:25:38 30.09MB sdc fpga 时序约束

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详细介绍 DDR3基础知识、参数、命令、时序等

2019-12-21 22:24:59 495KB DDR3 参数时序

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基于matlab的声音信号频谱分析和时域分析

这里主要是对声音信号进行分析。因为Matlab在数字信号处理上的便捷，又有功能强大的工具箱辅助设计，所以我们可以利用Matlab完成声音信号频谱分析和时序分析的设计。本次设计内容包括： 1）信号的获取 2）时域分析：包括频率，振幅，相位，周期，均值，峰值等 3）频域分析：主要分析波形的幅值、相位与频率的关系

2019-12-21 22:24:40 336KB matlab 频谱分析 时序分析 音频处理

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FPGA设计经典时序约束培训

FPGA设计经典时序约束培训，个人已读，收货颇多，强烈建议从事逻辑开发工作或者学生学习！

2019-12-21 22:21:41 9.95MB FPGA 时序约束 逻辑开发

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dac8552的Verilog语言写的时序

Verilog语言写的dac8552的控制时序

2019-12-21 22:21:11 72KB dac8552 Verilog

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rational rose 图书管理系统用例图时序图协作图等全部图

2019-12-21 22:18:15 84KB rational rose 图书管理系统

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Visio时序图工具

可以添加到visio里用来画波形图，特别适合做fpga开发设计。十分方便开发者使用Visio设计时序图。

2019-12-21 22:18:14 139KB Visio时序图 FPGA时序图

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