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ahb2sram，针对给定的AMBA AHB SRAM Slave接口模块，设计特定传输操作的Master模块

//设计指标： //AMBA AHB2.0 接口 //32bit 数据位宽 //先写入数据，后读出数据确认 //传输要求1：0x0 ‐> 0x8, INCR //传输要求2：0x10‐> ？, INCR4 //传输要求2：0x28‐> ？, WRAP8 仿真写入数据版本，通过人脑计算地址，写入数据进行仿真模拟ahb master

2022-05-04 14:00:31 127KB 文档资料 soc verilog amba总线

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cource_s1_ALINX_ZYNQ(AX7010_AX7020)开发平台基础教程V1.07.pdf

手把手教你如何调试ZYNQ7020开发板，利用IP核和自编verilog代码，搭建和验证FPGA电路。

2022-05-04 13:17:32 29.65MB vivado verilog xilinx zynq

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[Vijay A.Nebhrajani]Asynchronous FIFO Architecture

网上比较多的是翻译版的FIFO原理讲解，这里上传的是英文原版。这里把三部分内容整合在一起，方便阅读。

2022-05-04 11:07:36 236KB FIFO DualportRAM 亚稳态 verilog/vhdl

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SRAM 存储器

静态存储器的FPGA实现：verilog HDL编写程序，实现SRAM的读写功能。

2022-05-03 21:48:57 5KB SRAM verilog

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UltraEdit 使用的verilog 和systemverilog 代码加亮文件

UltraEdit 使用的verilog 和systemverilog 代码加亮文件将附件覆盖UltraEdit安装文件的目录即可

2022-05-03 16:45:06 71KB UltraEdit verilog systemverilog 代码

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使用Quartus ii的verilog实现agc（自动增益控制）

代码简洁易懂，小新手容易上手，代码已经做过注释下载后再修改输入信号的路径就可以直接仿真，属于前馈数字agc（自动增益控制），分为平均能量计算模块和增益系数计算模块输入信号为不稳定的正弦信号时输出信号可以有效控制在100dB左右

2022-05-03 15:34:23 3.48MB fpga开发 agc

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纯verilog实现CNN卷积网络,包括卷积层，池化层，全连接FC层,vivado2019.2开发，含testbench

2022-05-03 12:07:10 32.97MB cnn 人工智能 神经网络 深度学习

verilog 二进制转bcd码

verilog 二进制转bcd码位数自定用reg代替for循环更接近硬件描述语言并且节约资源。

2022-05-03 10:31:30 834B verilog 二进制转bcd码 位数可变 用reg代替for循环

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fpga 串口verilog程序代码

fpga的verilog语言串口程序代码，包括收发两个部分的内容

2022-05-03 01:01:19 18KB fpga verilog

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verilog十进制计数器，带进位，仿真无误

本人亲自仿真无误的verilog十进制计数器，程序有中文说明容易读懂，可直接用MOdelsim打开。十进制带进位加计数器

2022-05-02 14:41:51 452B verilog十进制带进位计数器，仿真无误，用modelsim仿真无误

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