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YUV 转 RGB的Verilog代码

此代码是YUV转RGB的Verilog源代码，经测试代码可用，请放心下载

2022-04-28 10:44:30 1KB YUV RGB Verilog

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MC8051单片机 VHDL实现源代码

用VHDL实现8051单片机，源代码和仿真代码，层次清晰，功能完整。如果能把这个啃下来，基本上是一个中级的逻辑工程师。

2022-04-28 02:51:38 384KB 8051 VHDL Verilog 逻辑

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NCO:方便使用的数控振荡器（NCO）Verilog RTL

Verilog RTL中的（NCO）可配置的混合实现：复数输出{Im，Re} 整数（2的补码）实现 Pi / 4查台台 N2-CORDIC阶段 N3-动态旋转CORDIC位移台参数 WD：数据宽度（每个组件） SCALE：输出信号的定点幅度 WA0：相位累加器宽度 WA1：查询表位 WA2：CORDIC阶段的位 WA3：动态旋转CORDIC的位

2022-04-27 19:06:59 15KB JavaScript

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verilog 状态机的程序例子

verilog 状态机的程序例子，有限状态机，可逻辑综合，在Cyclone 芯片验证通过

2022-04-27 19:05:56 677B verilog 状态机

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推荐-Verilog HDL高级数字设计_[美 M D.Ciletti著][Advaned digistal design with Verilog]

2022-04-27 17:17:18 132.6MB 计算机

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用verilog 语言实现mfsk系统

这个是用verilog hdl语言编写的mfsk调制解调程序，在QuartusII上面已经仿真过的结果完全对的。

2022-04-27 14:14:16 821B verilog mfsk

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verilog设计篮球比赛的定时器

可编程逻辑器件（verilog），包含一个时钟和两个时钟的程序和测试代码

2022-04-27 11:25:12 30KB verilog 篮球比赛

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Verilog单周期CPU

Verilog 单周期CPU设计能通过仿真相关测试文件已经放在压缩包

2022-04-26 18:02:47 445KB 单周期 Verilog

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verilog时钟分频

一个简单的时钟分频程序，可以实现2、4、8、16、11等偶数和奇数分频。只需要简单修改一下程序就可以实现任意整数分频

2022-04-26 16:46:29 1KB verilog 时钟分频

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通用的Verilog HDL 奇数偶数分频器

文中的第一个模块为通用的偶分频模块，第二个模块为通用的奇分频模块，2个模块分频占空比都为1:1，使用时只需将相应模块中parameter DIV_N = N; 中的N改为想要的分频数即可。

2022-04-26 13:59:59 14KB Verilog HDL 奇偶分频器

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