（1） 掌握采用FPGA硬件特性、及软件开发工具MAXPLUSII的使用。 （2） 掌握DDS函数信号发生器的原理，并采用VIIDL语言设计DDS内核单元。 （3） 掌握单片机与DDS单无连接框图原理，推导出频率控制字、相位控制字的算法。 （4） 设计键盘输入电路和程序并调试。掌握键盘和显示（LCD1602）配合使用的方法和技巧。 为大学本人课程设计，需要报告可私信。

通过能显示“小时 分钟”的简单时钟的设计，掌握任意进制计数器的设计和参数传递作用。

利用Quartus完成8段数码显示译码器的Verilog硬件设计

这是本人的课程设计报告，内含各个模块的完整代码及仿真截图，功能如下：此秒表有两个按键（reset， start）按下reset键后，秒表清零，按下start键后，开始计时， 再次按下start键后， 停止计时， 用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0 到 59 循环。 高级要求（可选）：实现基本要求的前提下，增加一个按键（select），用于轮流切换两个七段数码管分别显示百分之一秒，秒，分钟。 规格说明： 1.通过按下reset键（异步复位），将秒表清零，准备计时，等检测到start键按下并松开后，开始计时 。如果再次检测到start键按下并松开后，停止计时。通过不断检测start键，来确定秒表是否开始计时 2.在秒表计时时，七段数码管能够循环的由00…59,00…59…。 3.开始默认两个七段数码管显示秒， 在检测到select键按下并松开后，数码管切换到显示分钟，再次检测到select键按下并松开后，数码管切换到显示百分之一秒，当再次检测到select键按下并松开后，数码管切换到重新显示秒。 4.在秒表停止时，数码管依然能够正常切换显示百分之一秒，秒，分钟。

利用分散器件或单片专用集成电路来设计信号发生器是传统的实现方法，存在着较多弊端，不能很好满足开发和使用上的要求。而直接数字频率合成技术是新一代的频率合成技术，采用了模块化结构，有很多其它频率合成技术所不及的优越性能，在现代频率合成技术中居于主流地位。另外可编程逻辑器件是近些年迅速发展起来的一种新型集成电路，集成度高，功能强大。电子系统设计者可以借助硬件描述语言编程实现所需的硬件电路功能，而不必过多思量具体的电路连接，是当前设计数字系统的主要硬件基础。本设计的核心内容是基于Altera公司的FPGA芯片，通过硬件描述语言VHDL编程描述各个功能模块，由开发工具软件QuartusII实现编译、仿真、配置FPGA等一系列操作，并结合必要的外围数模转换电路、控制电路、LCD1602显示电路来搭建DDS模型，进而实现频率、相位、幅度都能按需调节的数字信号发生器。通过软硬件相结合反复调试，最终在示波器上获得了频率、幅度可调的正弦信号、三角波信号和方波信号，其中正弦信号可移相输出两路信号，由LCD1602实时显示输出的信号类型和频率，验证了本设计的合理性。该设计方法电路结构简单，具有很大的灵活性，便于根据具体需求来修改设计内容，成本更低，功能更加完善，输出信号波形也能很好满足实际需要。对于存在的不足之处提出了改进方案，有待进一步完善。

四位全加全减器实现 library IEEE;--四位全加全减器(复用加法器) use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all;--要用信号加法,要加此句 entity AM is port( Flag:in std_logic;--1为减法 0为加法 Cin :in std_logic;--进位(借位)输入 A,B :in std_logic_vector(3 downto 0);--A为加(减)数,B为被加(减)数 Sum :out std_logic_vector(3 downto 0);--结果输出 Cout:out std_logic--进位(借位)输出 ); end AM;

fpga 基于vhdl计算器，自己写的的代码

用FPGA实现红外循迹小车程序，用VHDL书写。能沿着黑色轨道前进

FPGA的VHDL实现 利用d 触发器和反相器时钟频率分频器，并用Modelsim仿真

FPGA的VHDL实现 利用d 触发器和计数器的时钟频率分频器，并用Modelsim仿真