quartus11.0破解crack ，找了好久才找到的，配合modelsim6.6d Altera使用。
2023-09-26 18:05:54
874B
1
#首先安装Quartus II 11.0软件（默认是32/64-Bit一起安装)：
#用Quartus_II_11.0_x86破解器(内部版).exe破解C:\altera\11.0\quartus\bin下的sys_cpt.dll文件（运行Quartus_II_11.0_x86破解器(内部版).exe后,直接点击“应用补丁”，如果出现“未找到该文件。搜索该文件吗？”，点击“是”，（如果直接把该破解器Copy到C:\altera\11.0\quartus\bin下，就不会出现这个对话框，而是直接开始破解！）然后选中sys_cpt.dll，点击“打开”。安装默认的sys_cpt.dll路径是在C:\altera\11.0\quartus\bin下）。
#把license.dat里的XXXXXXXXXXXX 用您老的网卡号替换(在Quartus II 11.0的Tools菜单下选择License Setup，下面就有NIC ID)。
#在Quartus II 11.0的Tools菜单下选择License Setup，然后选择License file，最后点击OK。
#注意：license文件存放的路径名称不能包含汉字和空格，空格可以用下划线代替。
#备注：此软件在Windows XP和Windows 7的32/64位操作系统下都验证过了，没有问题！Windows Vista 32/64因为微软都放弃了，所以没有验证，理论上应该可以正常使用。
#仅限于学习,不要用于商业目的! 严禁贴到网上！！！
#此软件已经通过了诺顿测试，在其它某些杀毒软件下，也许被误认为是“病毒”，这是杀毒软件智能化程度不够的原因，所以只能暂时关闭之。
#内部版，没有在启动画面中加入了“Altera中国区代理――骏龙科技有限公司”的防伪字样。
2022-07-22 11:29:09
1.24MB
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LCD1602显示英文字符实验FPGA（EP4CE6）Verilog例程quartus11.0工程源码，可以做为你的学习设计参考。
module lcd(clk, rs, rw, en,dat);
input clk;
output [7:0] dat;
output rs,rw,en;
//tri en;
reg e;
reg [7:0] dat;
reg rs;
reg [15:0] counter;
reg [4:0] current,next;
reg clkr;
reg [1:0] cnt;
parameter set0=4'h0;
parameter set1=4'h1;
parameter set2=4'h2;
parameter set3=4'h3;
parameter dat0=4'h4;
parameter dat1=4'h5;
parameter dat2=4'h6;
parameter dat3=4'h7;
parameter dat4=4'h8;
parameter dat5=4'h9;
parameter dat6=4'hA;
parameter dat7=4'hB;
parameter dat8=4'hC;
parameter dat9=4'hD;
parameter dat10=4'hE;
parameter dat11=5'h10;
parameter nul=4'hF;
always @(posedge clk)
begin
counter=counter+1;
if(counter==16'h000f)
clkr=~clkr;
end
always @(posedge clkr)
begin
current=next;
case(current)
set0: begin rs<=0; dat<=8'h30; next<=set1; end
set1: begin rs<=0; dat<=8'h0c; next<=set2; end
set2: begin rs<=0; dat<=8'h6; next<=set3; end
set3: begin rs<=0; dat<=8'h1; next<=dat0; end
dat0: begin rs<=1; dat<="H"; next<=dat1; end
dat1: begin rs<=1; dat<="E"; next<=dat2; end
dat2: begin rs<=1; dat<="L"; next<=dat3; end
dat3: begin rs<=1; dat<="L"; next<=dat4; end
dat4: begin rs<=1; dat<="O"; next<=dat5; end
dat5: begin rs<=1; dat<=" "; next<=dat6; end
dat6: begin rs<=1; dat<="W"; next<=dat7; end
dat7: begin rs<=1; dat<="O"; next<=dat8; end
dat8: begin rs<=1; dat<="R"; next<=dat9; end
dat9: begin rs<=1; dat<="L"; next<=dat10; end
dat10: begin rs<=1; dat<="D"; next<=dat11; end
dat11: begin rs<=1; dat<="!"; next<=nul; end
nul: begin rs<=0; dat<=8'h00; //行一遍 然后 把液晶的E 脚 拉高
if(cnt!=2'h2)
begin
e<=0;next<=set0;cnt<=cnt+1;
end
else
begin next<=nul; e<=1;
2021-12-02 18:02:48
3.09MB
LCD12864显示英文字符实验cylone4e FPGA（EP4CE6）Verilog例程quartus11.0工程源码，可以做为你的学习设计参考。
//本实验是用LCD12864显示英文。（LCD带字库）
module lcd (clk, rs, rw, en,dat);
input clk;
output [7:0] dat;
output rs,rw,en;
//tri en;
reg e;
reg [7:0] dat;
reg rs;
reg [15:0] counter;
reg [5:0] current,next;
reg clkr;
reg [1:0] cnt;
parameter set0=6'h0;
parameter set1=6'h1;
parameter set2=6'h2;
parameter set3=6'h3;
parameter set4=6'h4;
parameter set5=6'h5;
parameter set6=6'h6;
parameter dat0=6'h7;
parameter dat1=6'h8;
parameter dat2=6'h9;
parameter dat3=6'hA;
parameter dat4=6'hB;
parameter dat5=6'hC;
parameter dat6=6'hD;
parameter dat7=6'hE;
parameter dat8=6'hF;
parameter dat9=6'h10;
parameter dat10=6'h12;
parameter dat11=6'h13;
parameter dat12=6'h14;
parameter dat13=6'h15;
parameter dat14=6'h16;
parameter dat15=6'h17;
parameter dat16=6'h18;
parameter dat17=6'h19;
parameter dat18=6'h1A;
parameter dat19=6'h1B;
parameter dat20=6'h1C;
parameter dat21=6'h1D;
parameter dat22=6'h1E;
parameter dat23=6'h1F;
parameter dat24=6'h20;
parameter dat25=6'h21;
parameter dat26=6'h22;
parameter nul=6'hF1;
always @(posedge clk)
begin
counter=counter+1;
if(counter==16'h000f)
clkr=~clkr;
end
always @(posedge clkr)
begin
current=next;
case(current)
set0: begin rs<=0; dat<=8'h30; next<=set1; end
set1: begin rs<=0; dat<=8'h0c; next<=set2; end
set2: begin rs<=0; dat<=8'h6; next<=set3; end
set3: begin rs<=0; dat<=8'h1; next<=dat0; end
dat0: begin rs<=1; dat<="L"; next<=dat1; end //显示第一行
dat1: begin rs<=1; dat<="y"; next<=dat2; end
dat2: begin rs<=1; dat<="c"; next<=dat3; end
dat3: begin rs<=1; dat<=" ";next<=dat4; end
dat4: begin rs<=1; dat<="F"; next<=dat5; end
dat5: begin rs<=1; dat<="r"; next<=dat6; end
dat6: begin rs<=1; dat<="e"; next<=dat7; end
dat7: begin rs<=1; dat<
2021-12-02 18:02:48
4.95MB
8段数码管静态显示实验cylone4e FPGA（EP4CE6）Verilog例程quartus11.0工程源码
module sled(seg,dig,clock,);
input clock;
output [7:0] seg; //数码管段码输出
output [3:0] dig; //数码管位码输出
reg [7:0] seg; //数码管段码输出寄存器
reg [3:0] dig; //数码管位码输出寄存器
reg [3:0] disp_dat; //显示数据寄存器
reg [36:0] count; //定义计数寄存器
always @ (posedge clock )
begin
count = count + 1'b1;
dig= 8'b00000000;//
end
always @ (count[24])
begin
disp_dat = {count[28:25]};
end
always @ (disp_dat)
begin case (disp_dat)
4'h0 : seg = 8'hc0; //显示"0"
4'h1 : seg = 8'hf9; //显示"1"
4'h2 : seg = 8'ha4; //显示"2"
4'h3 : seg = 8'hb0; //显示"3"
4'h4 : seg = 8'h99; //显示"4"
4'h5 : seg = 8'h92; //显示"5"
4'h6 : seg = 8'h82; //显示"6"
4'h7 : seg = 8'hf8; //显示"7"
4'h8 : seg = 8'h80; //显示"8"
4'h9 : seg = 8'h90; //显示"9"
4'ha : seg = 8'h88; //显示"a"
4'hb : seg = 8'h83; //显示"b"
4'hc : seg = 8'hc6; //显示"c"
4'hd : seg = 8'ha1; //显示"d"
4'he : seg = 8'h86; //显示"e"
4'hf : seg = 8'h8e; //显示"f"
2021-12-02 17:05:02
3.03MB
LCD12864屏显示中文实验cylone4e FPGA（EP4CE6）Verilog例程quartus11.0工程源码，可以做为你的学习设计参考。
module LCD12864 (clk, rs, rw, en,dat);
input clk; //系统时钟输入50M
output [7:0] dat; //LCD的8位数据口
output rs,rw,en; //LCD的控制脚
reg e;
reg [7:0] dat;
reg rs;
reg [15:0] counter;
reg [6:0] current,next;
reg clkr;
reg [1:0] cnt;
//定义的一些状态机。
parameter set0=6'h0;
parameter set1=6'h1;
parameter set2=6'h2;
parameter set3=6'h3;
parameter set4=6'h4;
parameter set5=6'h5;
parameter set6=6'h6;
parameter dat0=6'h7;
parameter dat1=6'h8;
parameter dat2=6'h9;
parameter dat3=6'hA;
parameter dat4=6'hB;
parameter dat5=6'hC;
parameter dat6=6'hD;
parameter dat7=6'hE;
parameter dat8=6'hF;
parameter dat9=6'h10;
parameter dat10=6'h11;
parameter dat11=6'h12;
parameter dat12=6'h13;
parameter dat13=6'h14;
parameter dat14=6'h15;
parameter dat15=6'h16;
parameter dat16=6'h17;
parameter dat17=6'h18;
parameter dat18=6'h19;
parameter dat19=6'h1A;
parameter dat20=6'h1B;
parameter dat21=6'h1C;
parameter dat22=6'h1D;
parameter dat23=6'h1E;
parameter dat24=6'h1F;
parameter dat25=6'h20;
parameter dat26=6'h21;
parameter dat27=6'h22;
parameter dat28=6'h23;
parameter dat29=6'h24;
parameter dat30=6'h25;
parameter dat31=6'h26;
parameter dat32=6'h27;
parameter dat33=6'h28;
parameter dat34=6'h29;
parameter dat35=6'h2A;
parameter dat36=6'h2B;
parameter dat37=6'h2C;
parameter dat38=6'h2D;
parameter dat39=6'h2E;
parameter dat40=6'h3F;
parameter nul=6'h35;
always @(posedge clk) //
begin
counter=counter+1;
if(counter==16'h000f)
clkr=~clkr;
end
always @(posedge clkr)
begin
current=next;
case(current)
set0: begin rs<=0; dat<=8'h31; next<=set1; end //*设置8位格式,*
set1: begin rs<=0; dat<=8'h0C; next<=set2; end //*整体显示,关光标,不闪烁*/
set2: begin rs<=0; dat<=8'h06; next<=set3; end //*设定输入方式,增量不移位*/
set3: begin rs<=0;
2021-12-02 17:05:02
4.78MB
ps2键盘输入UART串口输出实验cylone4e FPGA（EP4CE6）Verilog例程quartus11.0工程源码，可以做为你的学习设计参考。
/*FPGA通过ps2接收键盘数据，然后把接收到的字母A到Z键值转换相应的ASII码，通过串口发送到PC机上。
实验时，需要接键盘，还要用调试助手，下载程序后，在键盘上按下一个键，比如A，则在PC调试助手上可看到A
*/
`timescale 1ns / 1ps
module ps2_key(clk,rst_n,ps2k_clk,ps2k_data,rs232_tx);
input clk; //50M时钟信号
input rst_n; //复位信号
input ps2k_clk; //PS2接口时钟信号
input ps2k_data; //PS2接口数据信号
output rs232_tx; // RS232发送数据信号
wire[7:0] ps2_byte; // 1byte键值
wire ps2_state; //按键状态标志位
wire bps_start; //接收到数据后，波特率时钟启动信号置位
wire clk_bps; // clk_bps的高电平为接收或者发送数据位的中间采样点
ps2scan ps2scan( .clk(clk), //按键扫描模块
.rst_n(rst_n),
.ps2k_clk(ps2k_clk),
.ps2k_data(ps2k_data),
.ps2_byte(ps2_byte),
.ps2_state(ps2_state)
);
speed_select speed_select( .clk(clk),
.rst_n(rst_n),
.bps_start(bps_start),
.clk_bps(clk_bps)
);
my_uart_tx my_uart_tx( .clk(clk),
.rst_n(rst_n),
.clk_bps(clk_bps),
.rx_data(ps2_byte),
.rx_int(ps2_state),
.rs232_tx(rs232_tx),
.bps_start(bps_start)
);
endmodule
2021-12-02 17:04:56
3.43MB
FPGA控制LCD12864显示屏显示图片实验Verilog逻辑源码Quartus11.0工程文件, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
module LCD12864(clk,rst,lcd12864_rs,lcd12864_rw,lcd12864_en,lcd12864_data,psb);
input clk; //系统时钟
input rst; //复位信号
output lcd12864_rs; //1:数据模式;0:指令模式
output lcd12864_rw; //1:读操作;0:写操作
output lcd12864_en; //使能信号,写操作时在下降沿将数据送出;读操作时保持高电平
output psb;
output[7:0] lcd12864_data; //LCD数据总线
reg lcd12864_rs;
reg lcd12864_en;
reg[7:0] lcd12864_data;
reg[3:0] state; //状态机
reg[3:0] next_state;
reg[14:0] div_cnt; //分频计数器
reg[9:0] cnt; //写操作计数器
reg cnt_rst; //写操作计数器复位信号
wire[7:0] data; //要显示的数据
reg clk_div; //分频时钟
/********************状态机参数*********************/
parameter idle = 4'b0000,
setbase_1 = 4'b0001,
setmode_1 = 4'b0010,
setcurs_1 = 4'b0111,
setexte_1 = 4'b0100,
setexte_2 = 4'b1100,
wr_y_addr_1 = 4'b1101,
wr_y_addr_2 = 4'b1111,
wr_x_addr_1 = 4'b1110,
wr_x_addr_2 = 4'b1010,
wr_data_1 = 4'b1011,
wr_data_2 = 4'b1001;
assign lcd12864_rw = 1'b0; //对LCD始终为写操作
assign psb=1'b1; //开背光灯
/******************时钟分频**********************/
always @(posedge clk or negedge rst)
begin
if(!rst)
div_cnt <= 15'd0;
else
if(div_cnt==15'h4000)
begin
div_cnt <= 15'd0;
clk_div<=~clk_div;
end
else
div_cnt <= div_cnt+ 1'b1;
end
/**************状态机转向*********/
always @(posedge clk_div or negedge rst)
begin
if(!rst)
state <= idle;
else
state <= next_state;
end
/***************************************************************/
2021-08-23 13:14:13
4.43MB
FPGA控制LCD12864显示屏显示4行字符实验Verilog逻辑源码Quartus11.0工程文件，, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
module lcd12864(clk,rs,rw,en,dat,psb);
input clk; //系统时钟输入50M
output [7:0] dat; //LCD的8位数据口
output rs,rw,en,psb; //LCD的控制脚
reg e;
reg [7:0] dat;
reg rs;
reg [15:0] counter;
reg [6:0] current,next;
reg clkr;
reg [1:0] cnt;
/////////////////////////////////////////////
assign psb=1'b1;
assign rw=0;
always @(posedge clk) //da de shi zhong pinlv
begin
counter=counter+1;
if(counter==16'h000f)
clkr=~clkr;
end
////////////////////////////////////////////////
always @(posedge clkr)
begin
current=next;
case(current)
7'd0: begin rs<=0; dat<=8'h31; next<=next+1'b1;end //*设置8位格式,*
7'd1: begin rs<=0; dat<=8'h0C; next<=next+1'b1;end //*整体显示,关光标,不闪烁*/
7'd2: begin rs<=0; dat<=8'h06; next<=next+1'b1; end //*设定输入方式,增量不移位*/
7'd3: begin rs<=0; dat<=8'h01; next<=next+1'b1; end //*清除显示*/
7'd4: begin rs<=1; dat<=8'hB4; next<=next+1'b1; end //显示第一行
7'd5: begin rs<=1; dat<=8'hF3; next<=next+1'b1; end
7'd6: begin rs<=1; dat<=8'hCE; next<=next+1'b1; end
7'd7: begin rs<=1; dat<=8'hF7;next<=next+1'b1; end
7'd8: begin rs<=1; dat<=8'hB9; next<=next+1'b1; end
7'd9: begin rs<=1; dat<=8'hCF; next<=next+1'b1; end
7'd10: begin rs<=1; dat<="-"; next<=next+1'b1; end
7'd11: begin rs<=1; dat<="F";next<=next+1'b1; end
7'd12: begin rs<=1; dat<="P"; next<=next+1'b1; end
7'd13: begin rs<=1; dat<="G";next<=next+1'b1; end
7'd14: begin rs<=1; dat<="A"; next<=next+1'b1; end
7'd15: begin rs<=1; dat<="!"; next<=next+1'b1; end
7'd16: begin
2021-08-23 13:13:59
3.33MB
LCD1602显示屏显示字符实验FPGA设计Verilog逻辑源码Quartus11.0工程文件，FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
module my1602(clk,RS,RW,E,Data,back_light);
input clk; //50MHZ时钟的输入
output RS,RW,E; //1602的控制信号使能，数据/命令，读/写
output [7:0]Data; //数据端
output back_light; //背光
reg RS;
reg [7:0]Data;
parameter address=8'h80; //第一行
parameter address2=8'hc0; //第二行
assign RW=1'b0; //只用显示时，一直是写的状态
assign back_light=1'b1; //背光灯打开
reg clk_e;
reg [15:0]count;
always @(posedge clk)
begin
count=count+1'b1;
if(count==16'hf000)
begin
clk_e=~clk_e; //作为使能端
count=16'd0;
end
end
reg [1:0]jishu;
reg [4:0]zhuangtai; //状态机状态
reg temp;
always @(posedge clk_e)
begin
case(zhuangtai)
5'b00000:begin
temp<=1'b0;
RS<=1'b0;
Data<=8'h38;//显示模式设置
zhuangtai<=zhuangtai+1'b1;
end
5'b00001:begin
RS<=1'b0;
Data<=8'h0c;//显示开及光标设置
zhuangtai<=zhuangtai+1'b1;
end
5'b00010:begin
RS<=1'b0;
Data<=8'h06;//显示光标移动设置
zhuangtai<=zhuangtai+1'b1;
end
5'b00011:begin
RS<=1'b0;
Data<=8'h01;//显示
2021-08-23 13:13:57
3.22MB