本文基于FPGA技术设计了一种（2，1，8）卷积码的硬判决维特比译码器。该译码器以FPGA片内的寄存器作为路径度量和幸存路径的存储单元，经分析得出了路径度量单元的最小位宽，有效降低了对芯片资源的消耗。采用截短译码算法，降低了硬件的复杂度。采取了一种巧妙的方法实现了译码器的启动过程单元。

2018级北京邮电大学电子院大二下数电实验第二题。里面包含了全部文件包括分析。这个其实不难。学弟学妹们加油

这是一个小组做的关于哈夫曼编码译码器的课程设计，包括PPT，源代码，还有两个成员做的课程设计报告、任务书。非常的全面。

Turbo 码自1993 年提出以来[ 1] , 作为通信系统的一种有效的纠错码倍受关注. 由于 Turbo 译码往往具有较大的运算复杂度和需要较大的存储空间, 不利于工程实现. 我们采用简 化的MA P 算法—— Max-Log-MAP 算法, 用T I 公司的32 位定点数字信号处理器 TMS320C6201 实现了T ur bo 码译码器, 并在EVM 板上进行了测试.

毕业设计中对于VHDL语言汉明码编码器与译码器的设计与实现的加深

利用Multisim10设置一个2-4译码器，只用非门和三输入与门；利用Multisim10设置一个2-4译码器，只用非门和三输入与门；利用Multisim10设置一个2-4译码器，只用非门和三输入与门

2021数电实验ppt 译码器 集成触发器 数据选择器 电子钟24进制设计 电子钟60进制设计

摘要：卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理，分析了Viterbi译码器的结构，然后用Verilog语言设计了一种基于Altera公司的EP3C120F780C8芯片的(2，l，7)Viterbi译码器，同时给出了时序仿真图。 　　0 引言 　　在现代通信系统中，要使信号能够更可靠地在信道中传输，往往需要我们在信道编码中采用纠错码来降低信号受噪声的影响，以降低传输的误码率。这种方法叫做差错控制编码或纠错编码，其思想是在发送端的信息码元序列中增加一些监督码元，这些监督码与信码之间有一定的关系，接收端可以利用这种关系由信道译码

毕业设计，（2，1，5）的卷积码和基于硬判决的维特比译码，在quartus平台上运行的

由于卷积码具有较好的纠错性能，因而在通信系统中被广泛使用。采用硬件描述语言 VerilogHDL 或VHDL 和FPGA（Field Programmable Gate Array——现场可编程门阵列）进 行数字通信系统设计，可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。 文献[3] 以生成矩阵G=[101，111]的(2，1，3)卷积码为例，介绍了卷积码编码器的原理 和VerilogHDL 语言的描述方式；文献[4] 采用VerilogHDL 语言，对(2，1，7)卷积码的Viterbi 硬判决译码进行了FPGA 设计。本文基于卷积码编/译码的基本原理，使用VHDL 语言和 FPGA 芯片设计并实现了（2，1，3）卷积码编码器及其相应的Viterbi 译码器，通过仿真验