用verilog编写的图像采集程序，内有测试程序和激励程序testbench

适合入学者，手把手一步一步讲解cpu的设计，用verilog编写，简单明了。文档里有代码

采用DE2核心FPGA 开发板，设计一个数码管循环显示程序。通过编程在数码管上显示八位英文字符和数字

代码中修改一个参数就可以实现两种屏之间的切换

RS(204,188) 译码器 设计 verilog 仿真功能实现

用于美化 VHDL 和 Verilog 文件的脚本 依赖关系 您的路径中需要一个比 0.22 新的 emacs 版本 - 我只用 GNU Emacs 23.3.1 进行过测试 用法 ./verliog-pretty < ugly> pretty-verilog.v ./vhdl-pretty < ugly> pretty-vhdl.vhd 这个怎么运作 脚本启动 Emacs，加载正确的“文件模式”并调用该模式的重新格式化命令。 该存储库包括以下用于格式化 VHDL/Verilog 的“Emacs 模式”。 Emacs VHDL 模式 -- Mac 的 Verilog 模式 -- ||

Verilog HDL 数字设计与综合（第二版）[夏宇闻等译]是学习Verilog 语言最好的教材之一。

verilong 数字钟代码 24小时制，可现实星期，仿真通过

数字系统设计与Verilog_HDL（第4版）[王金明][电子教案]

sys clk = 25m, baud 9600 停止位1， 无校验位； 代码实现了串口自收发功能，及把从 PC 收到的内容都发送会 PC, 其他波特率，自行修改代码即可，在 alter 的FPGA 上调试通过；