vtr-verilog-to-routing:Verilog 到路由——用于 FPGA 研究的开源 CAD 流程

Verilog 到路由 (VTR) 介绍 Verilog-to-Routing (VTR) 项目是一项全球性的合作项目，旨在为进行 FPGA 架构和 CAD 研究和开发提供一个开源框架。 VTR 设计流程将数字电路的 Verilog 描述和目标 FPGA 架构的描述作为输入。 然后执行： 精制与合成 (ODIN II) 逻辑优化与技术映射 (ABC) 封装、布局、布线和时序分析 (VPR) 生成 FPGA 速度和面积结果。 VTR 包括一组已知可用于设计流程的基准设计。 VTR 还可以生成来对一些商业 FPGA 进行编程（通过 ） 放置（突出显示的承载链） 关键路径 逻辑连接 路由利用率 文档 VTR 的包括教程、VTR 设计流程的描述和工具选项。 另请查看我们的。 执照 一般来说，大多数代码都在 MIT 许可下，但 ABC 除外，它是根据自己的（许可）条款分发的。 有关